2.5.13. Цифровая система селекции движущихся целей

Одной из возможных реализаций системы СДЦ является цифровая обра­ботка сигналов. При этом, в цифровом виде может быть реализована компенса­ционная часть системы (череспериодное вычитание). Наиболее просто осуще­ствить в цифровом виде ЧПВ на видеочастоте, что снижает требования к быст­родействию процессора. Схема ЧПВ при этом имеет вид, изображенный на рис.2.137.

Задержка на период, при череспериодном вычитании, осуществляется за­писью цифрового кода, соответствующего амплитудам видеоимпульсов с вы­хода фазового детектора, в память и извлечением его из памяти через время Т„. Операция вычитания реализуется в арифметическом устройстве, в соответствии с программой вычислений. Алгоритм схемы однократного ЧПВ можно пред­ставить в виде, изображенном на рис.2.138, а.

На рис.2.138, б изображена схема, с помощью которой возможна реализация однократного ЧПВ. В этом алгоритме задерживается на период по­вторения не код на входе х_п, а разность х_п – k*y_n. Такая обработка использует на каждом последующем шаге не только входной сигнал, но и результаты вычис­лений на предыдущем шаге. Такой алгоритм называется рекурсивным.

Алгоритм, который не использует на последующих шагах результаты вы­числений на предыдущих шагах, называется нерекурсивным.

Рекурсия в алгоритме аналогична обратной связи в аналоговой схеме ЧПВ. Она позволяет корректировать форму амплитудно-частотной характери­стики в полосе пропускания.

Цифровая система СДЦ позволяет реализовать фильтры второго и более высоких порядков. Это позволяет получить очень высокие значения коэффици­ента подпомеховоЙ видимости. Реализация схем ЧПВ высоких порядков в ана­логовой форме затруднена, так как для этого необходимо иметь идентичные линии задержки и для выравнивания АЧХ в полосе пропускания прецезионные усилители.

В цифровой схеме ЧПВ задержка осуществляется записью числа в память и извлечением его из памяти через время Т_n. Усиление в цифровом виде осуще­ствляется умножением. Если в аналоговом виде добиться точности в стабиль­ности коэффициента усиления 1% очень трудно, то в цифровом виде точность определяется числом разрядов цифрового кода и достигает значительных вели­чин. Это позволяет реализовать системы СДЦ в цифровом виде высоких поряд­ков.

На выходах квадратурных каналов системы СДЦ имеются два выходных сигнала U_cos и U_sin, полученных как результат разложения входного сигнала с помощью квадратурных фазовых детекторов на ортогональные составляющие. Для восстановления исходного (c учетом обработки) сигнала необходимо вы­полнить обратную операцию - получение модуля сигнала из его составляющих U_cos и U_sin в соответствии с выражением

Непосредственное вычисление модуля сопряжено с рядом неоправдан­ных аппаратных усложнений. Поэтому при практической реализации пользу­ются приближенными вычислениями. Наиболее распространенный алгоритм следующий:

Данный алгоритм проще в реализации, хотя и имеет погрешность в оценке ве­личины выходного сигнала до 10%. Реализация формирователя модуля преду­сматривает следующие операции:

- сравнение входных сигналов U_cos и U_sin по величине;

- фиксацию текущего значения сигнала U_cos или U_sin в зависимости от резуль­тата

сравнения;

- деление зафиксированного значения сигнала на два;

- суммирование.

Один из возможных вариантов реализации описанного алгоритма изо­бражен на рис. 2.139.

В качестве элементной базы используются части цифровой схемотехники.