4.2. Оперативные запоминающие устройства (озу)

В каждом устройстве автоматики и телемеханики необходима та или иная ёмкость оперативной памяти – число машинных слов, обеспечивающих его нормальное функционирование.

ОЗУ содержит вводы:

– управляющих сигналов (записи, чтения, установки нуля);

– приёма и выдачи информации;

– питания.

На рис.4.4 приведена принципиальная схема 4-х разрядной ячейки памяти на D-триггерах. При подаче на вход R сигнала л

Рис.4.4. Четырёхразрядная ячейка памяти на D-триггерах

огического нуля (R = 0) – в ячейку записываются нули и она не готова принимать информацию. При подаче на вход R сигнала л огической единицы (R = 1) – ячейка готова принимать информацию и в момент появления на входе С тактового импульса (С = 1) входная комбинация запишется в ячейку и будет храниться в ней до появления следующего тактового импульса или сигнала установки нуля.

4.3. Шифратор и дешифратор

Шифраторы и дешифраторы представляют собой преобразователи кодов. Информация на входе и выходе устройств автоматических измерений представляется в виде одного состояния из множества N [ — один из N, одна единица и (N—1) — нулей]. Устройства, преобразовывающие код в другой, называют шифраторами, а устройства, осуществляющие обратное преобразование, — дешифраторами.

Шифратор двоичного кода на все сочетания (рис.4.5) выполнен на микросхемах типа И-НЕ. Для инверсного сигнала на входе такие схемы выполняют операцию ИЛИ-НЕ, что и использовано в шифраторе. При разомкнутых ключах (SB1 – SB7) на входы всех элементов Li поступают сигналы “1”, инверторы этих элементов открыты и на их выходах будут сигналы “0”. Если замкнуть какой-либо ключ, на один из входов одного или нескольких элементов одновременно поступят сигналы “0”. Соответствующие инверторы закрыты и на их выходе будут сигналы “1”. Так, при замыкании ключа SB5 сигналы “0” поступают на один из входов каждого из элементов L7 и L5, которые при этом закрываются, а на их выходах появляется сигнал “1”.

Рис.4.5. Шифратор

Рис.4.6. Дешифратор

Дешифраторы двоичного кода на все сочетания широко используют в различных устройствах автоматики. Дешифратор (рис. 4.6) выполнен на схемах И-НЕ. Каждому разряду двоичного числа соответствуют две кодовые шинки: и — для разряда I, и — для разряда II, и — для разряда III. На одну шинку подается прямой, а на другую — инверсный сигнал соответствующего разряда. Каждой комбинации кода на входе соответствуют определённые схемы И-НЕ и выход дешифратора. При этом на выходе схем L1 — L8 получаем инверсные сигналы.

4.4. Сумматоры

Многоразрядные сумматоры обычно строят на основе многократного использования одноразрядного сумматора. С учетом переноса одноразрядный сумматор должен иметь три двоичных входа (раряд первого числа а, разряд второго числа b и разряд переноса из предыдущего разряда c). Результат сложения трёх двоичных чисел представляет собой двухразрядное число, поэтому сумматор должен иметь два двоичных выхода. Младший разряд S результата сложения называется частичной суммой, а старший разряд Р — переносом. Такой сумматор с тремя входами и двумя выходами называется полным сумматором (рис.4.7). Таблица состояний полного сумматора:

Логические функции для полного сумматора, составленные по таблице состояний, имеют вид:

;

Рис.4.7. Логическая схема сумматора

.

Рис.4.8. Логическая схема n-разрядного сумматора

Сумматоры, реализованные на устройствах рассмотренного типа, называются сумматорами параллельного типа. Комбинационная часть такого устройства состоит из п полных сумматоров (рис. 4.8). Цепь переноса образуется соединением выхода Р предыдущего разряда со входом С последующего разряда.

Сумматоры входят в состав многих интегральных серий общего назначения. Результат сложения отображается в виде двоичного числа на выходах S₁ (младший разряд), Sn (старший разряд) и Р (перенос).