Расширение разрядности демультиплексора
На рисунке показан общий случай наращивания разрядности демультиплексоров. В отличие от схемы, реализующей наращивание разрядности дешифраторов (см. рис. 3.4), в схеме, представленной на рис. 4.6, на информационный вход D поступают лог. 1 и лог. О, в то время как на соответствующий вход разрешения К ведущего дешифратора (см. рис. 3.4) постоянно подается потенциал лог. 1. Кодом на адресных входах Ао, А1 выбирается один из выходов DMX1, с которым соединяется его информационный вход, а кодом на А2, А3 одновременно выбираются четыре одноименных выхода всех четырех демультиплексоров DMX2—DMX5. В результате кодом А0—А3 выбирается один из 16-ти выходов, который оказывается соединенным с информационным входом D (рисунок 2.1.4.2.)
Рисунок 2.1.4.2.
2.1.5. Сумматор
При сложении многоразрядных двоичных чисел в каждом разряде выполняются однотипные действия: складываются соответствующие разряды слагаемых и перенос из предыдущего разряда, при этом формируется цифра суммы данного разряда и перенос в следующий разряд. Поэтому можно построить схему одноразрядного сумматора, а для сложения многоразрядных чисел - объединить соответствующее количество одноразрядных сумматоров (таблица 2.1.5.1.), (рисунок 2.1.5.1.), (рисунок 2.1.5.2.)
Таблица 2.1.5.1.
ai |
bi |
pi |
Si |
Pi+1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
Рисунок 2.1.5.1.
Рисунок 2.1.5.2.
Многоразрядные двоичные сумматоры
В зависимости от способа ввода кодов слагаемых сумматоры дикторы делятся на два типа: последовательного и параллельного действия. В сумматоры первого типа коды чисел вводятся в последовательной форме, т.e. разряд за разрядом (младшим разрядом вперед), в сумматоры второго типа каждое слагаемое подается в параллельной форме, т.е. одновременно всеми разрядами.
Сумматор параллельного действия. Состоит из отдельных разрядов, каждый из которых содержит одноразрядный сумматор .
При подаче слагаемых цифры их разрядов поступают на соответствующие одноразрядные сумматоры. Каждый из одноразрядных сумматоров формирует на своих выходах цифру соответствующего разряда суммы и перенос, передаваемый на вход одноразрядного сумматора следующего, более старшего разряда (рисунок 2.1.5.3.)
Рисунок 2.1.5.3.
Программируемая логическая матрица
Программируемая логическая матрица (ПЛМ) (рис. 2.7, а) выпускается в микросхемном исполнении. Она содержит l конъюнкторов, входы каждого из которых соединены с линиями входных сигналов и их инверсий, и т дизъюнкторов, входы каждого из них соединены с выходами всех конъюнкторов. Выходы дизъюнкторов выведены наружу через элементы «Исключающее ИЛИ», позволяющие пропускать на выходы сигналы в прямой или инверсной форме.
Пережигая соответствующие перемычки (на рис. 1,а они показаны волнистыми линиями) и оставляя необходимые соединения — программируя матрицу, можно организовать конъюнкции любых комбинаций входных сигналов и дизъюнкцию любых наборов полученных конъюнкций.
Через перемычку на вход «Исключающего ИЛИ» поступает потенциал лог. 1, что приводит к инверсии функции, сформированной на выходе дизъюнктора. При разрушении этой перемычки на входе «Исключающего ИЛИ» будет лог. 0 и сформированная функция не инвертируется.
Будучи запрограммированной, ПЛМ устанавливает постоянное соответствие между выходным и входным кодами, т.е. ее можно использовать как преобразователь кодов или, что равносильно, как формирователь логических функций на выходах по их аргументам на входах. Она может формировать т выходных функций от n входных аргументов с числом членов в функции, равным l, при гибкой связи между этими числами. Программируемая логическая матрица допускает получение нескольких разных выходных функций при одном входном коде и получение одной и той же функции при разных входных кодах. Вместе с тем ПЛМ не дает возможности формировать функции с числом членов более l, т.е. более числа конъюнкторов. Условное обозначение ПЛМ показано на рис. 1,б.
