Методы измерения параметров ошибки без остановки связи
При проведении измерений параметров передачи без остановки связи прямая фиксация битовых ошибок невозможна. В данной ситуации применяются другие методы, основанные на обнаружении цикловых или кодовых ошибок.
6.1.7.1. Измерение кодовых ошибок
Метод обнаружения (измерения) кодовых ошибок находит широкое применение в устройствах контроля параметров цифрового канала без закрытия связи. Применение данного метода ограничено станционными и линейными стыками, использующими квазитроичные сигналы ЧПИ и МЧПИ. Однако это компенсируется простотой технических решений, что позволяет создавать надежные и недорогие измерительные приборы и устройства контроля, встроенные в аппаратуру ЦСП. При этом обеспечивается возможность контроля качества передачи как структурированных, так и неструктурированных сигналов (потоков).
Структурная схема таких устройств состоит из следующих узлов (рис. 6.10). Входной согласующий усилитель (ВУ) обеспечивает уровень сигнала, необходимый для работы последующих узлов прибора. Усиленный сигнал поступает на вход обнаружителя ошибок (ОО). ОО идентифицирует ошибки в принятой последовательности. Сигнал с выхода обнаружителя поступает на вход пересчетного устройства (ПУ). ПУ предназначено для определения величины коэффициента ошибок.
На вход синхронизации пересчетного устройства поступают импульсы меток времени, формируемые датчиком временных интервалов (ДВИ). Сам датчик синхронизируется собственным опорным генератором (ОГ). Результаты расчетов поступают с выхода пересчетного устройства на дисплей (Д) через согласующее устройство (СУ).
Рис.
6.10. Схема обнаружения кодовых ошибок
Такая схема позволяет фиксировать каждый ошибочный пакет независимо от того, находится несколько ошибок в составе пакета или одна. Для более полного анализа группового сигнала в приборы подобного класса могут быть включены обнаружители и индикаторы сигналов аварии. Устройства обнаружения кодовых ошибок в силу простоты и малогабаритности являются основой портативных приборов или специализированных комплексов измерения параметров ЦСП, а также включаются в состав устройств контроля систем передачи.
6.1.7.2. Контроль цикловых ошибок
При передаче потока Е1 по сети связи, включающей в себя ряд ЦСП плезиохронной и синхронной цифровых иерархий, прозрачных для прохождения Е1, возникает необходимость контроля основных показателей первичного цифрового канала на всем его протяжении. Из всей совокупности методов контроля с использованием циклической структуры группового сигнала наибольшее распространение получил метод контроля первичных цифровых трактов CRC-4. Метод CRC-4 широко применяется для контроля ошибок в процессе мониторинга работающего канала, когда практически невозможно измерить реальные параметры ошибок по битам.
В настоящее время в линейное оборудование и системы контроля цифровых каналов ИКМ встраивается узел функционального контроля и анализа по CRC-4. При этом необходимо учесть два основных принципа использования CRC-4. Во-первых, каждая ошибка CRC-4 не обязательно связана с ошибкой одного бита информации. Несколько битовых ошибок в одном сверхцикле дадут только одну ошибку CRC-4 для блока. Во-вторых, несколько битовых ошибок могут компенсировать друг друга при подсчете суммы CRC-4.
CRC-4 использует сверхцикловую структуру 16 циклов, как показано на рисунке 3.6. Однако сверхцикл CRC-4 не обязательно связан со сверхциклом MFAS. Каждый сверхцикл может быть разбит на два подцикла SMF: SMF-1 и SMF-2, которые содержат по восемь циклов каждый (представлено на рис. 6.11.).
|
Канальный интервал 0 |
||||||||
биты |
|||||||||
Подцикл |
Цикл |
бит 1 |
бит 2 |
бит 3 |
бит 4 |
бит 5 |
бит 6 |
бит 7 |
бит 8 |
SMF-1 |
1 |
С1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
2 |
0 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
|
3 |
С2 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
|
4 |
0 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
|
5 |
С3 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
|
6 |
0 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
|
7 |
С4 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
|
8 |
0 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
|
SMF-2 |
9 |
С1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
10 |
1 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
|
11 |
С2 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
|
12 |
1 |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
|
13 |
С3 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
|
14 |
Е |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
|
15 |
С4 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
|
16 |
Е |
1 |
А |
Sn4 |
Sn5 |
Sn6 |
Sn7 |
Sn8 |
|
Рис. 6.11. Структура цикла КИ0
В структурах SMF-1 и SMF-2 отмечены по 4 бита, используемые для передачи CRC-4 каждого сверхцикла. Биты CRC-4 вычисляются, накапливаются и вставляются в следующий сверхцикл для передачи в потоке Е1.
Сигналы CRC-4 передаются непрерывно после того, как установится цикловая синхронизация. Потеря синхронизации CRC-4 происходит тогда, когда более чем 914 сигналов СRС-4, передаваемые в течение 1 с, не будут соответствовать нормированным. Если оборудование приемника получает информацию об ошибке CRC-4, оно генерирует бит Е для сообщения передатчику о принятой ошибке.
Аналогично организуется и проверка цифровых трактов других ступеней иерархии. Меняется только величина блоков и степень полинома: 6-я степень для CRC-6, используемого для контроля ИКМ-120; 8-я степень для CRC-8, используемого для контроля ИКМ-480.
Для формирования
сигнала CRC-4
сумма бинарных символов каждого
субсверхцикла "делится" на полином
четвертой степени (
).
Слово "делится" не напрасно взято
в кавычки, так как соответствующая
операция, как будет показано ниже,
выполняется довольно своеобразно:
"лесенкой", но вместо вычитания
используется поразрядное логическое
сложение по "модулю два".
Результат этой операции в общем случае не совпадает с результатом обычного деления. В данном случае делитель представлен двоичным числом ( ). Полином, в свою очередь, имеет прямое отношение к структуре обратных связей в схеме "деления", приведенной на рис.6.12.
Рис. 6.12. Схема формирования контрольной суммы CRC-4
Схема содержит кольцевой сдвиговый регистр из четырех Д-триггеров (Т1–Т4) и двух логических элементов "исключающих ИЛИ". На вход синхронизации поступает последовательность тактовых импульсов. В каждом такте положительный фронт импульса подтверждает истинность очередного бита данных Д на входе регистра.
Состояния F3(n+1)….F0(n+1) регистра в такте n+1 определяется его состоянием F3(n)….F0(n) в предыдущем такте n, а также новым значением входного бита данных Д (n+1) и может быть определено с помощью выражений (6.2):
F3 (n+1) = F2(n);
F2 (n+1) = F1(n); (6.2).
F1 (n+1) = Д(n+1))F3(n) F0(n);
F0 (n+1) = Д(n+1) F3(n).
Чтобы установить взаимосвязь процесса "деления" с последовательностью состояний схемы (рис. 6.13), рассмотрим примеры формирования кода CRC.
n |
Д |
F0 |
F1 |
F2 |
F3 |
2033 |
0 |
0 |
0 |
0 |
0 |
2034 |
0 |
0 |
0 |
0 |
0 |
2035 |
0 |
0 |
0 |
0 |
0 |
2036 |
0 |
0 |
0 |
0 |
0 |
2037 |
1 |
1 |
1 |
0 |
0 |
2038 |
1 |
1 |
0 |
1 |
0 |
2039 |
1 |
1 |
0 |
0 |
1 |
2040 |
0 |
1 |
0 |
0 |
0 |
2041 |
0 |
0 |
1 |
0 |
0 |
2042 |
1 |
1 |
1 |
1 |
0 |
2043 |
0 |
0 |
1 |
1 |
1 |
2044 |
0 |
1 |
1 |
1 |
1 |
2045 |
1 |
0 |
1 |
1 |
1 |
2046 |
1 |
0 |
0 |
1 |
1 |
2047 |
0 |
1 |
0 |
0 |
1 |
2048 |
1 |
0 |
1 |
0 |
0 |
Рис. 6.13. Последовательность состояний регистра
На начальном этапе формирования кода СRC-4 биты СRC в SMF заменяются двоичными нулями. Предположим, что на вход схемы формирования контрольной суммы CRC (см. рис. 6.13) подается последовательно (бит за битом) подсверхцикл SMF, начиная с бита С1 (см. рис. 6.11). На рисунке 6.13 показана упрощенная последовательность, состоящая из двух последних байт подсверхцикла SMF (16 бит).
Процесс преобразования 16−разрядного числа, как отмечалось, напоминает обычное деление и так же может выполняться "лесенкой" (см. рис. 6.14). Нули в старших разрядах делимого игнорируются. Копия делителя "продвигается" под группу разрядов делимого, содержащего в старшем разряде логическую “1”, независимого от значений последующих разрядов. Полученная пара кодов поразрядно суммируется по модулю два (00 = 0; 01 = 1; 10 = 1; 11 = 0). Результат дополняется справа новыми битами делимого, которые для этого "сносятся" вниз таким образом, чтобы общее число бит нового фрагмента, подлежащего обработке, соответствовало разрядности делителя. Появление нескольких нулей в старших разрядах текущего результата, как и при обычном делении, приводит к ускоренному сдвигу очередной ступени "лесенки" вправо. Целая часть частного не используется, остаток представляет собой информацию CRC, которая передается (см. рис. 6.11) в первых битах четных циклов следующего сверхцикла. Чтобы сопоставить описанный процесс получения кода CRC с процессом "прокрутки" кода через кольцевой сдвиговый регистр (рис. 6.12), рассмотрим ряд состояний этого регистра (показаны на рис. 6.13).
Предположим, что в регистр на 2032 такте записан нулевой код. В 2033 такте (n = 2033) по положительному фронту синхроимпульса в Д-триггер Т1 принимается старший бит делимого (последовательность данных двух байт 0000111001001101), то есть логический “0”, следовательно состояние регистра не изменится. В 2034, 2035, 2036 тактах при вводе последующих нулевых бит делимого состояние регистра останется нулевым.
В 2037 такте в Д-триггер Т1 заносится логическая “1” и в последующих тактах наблюдается продвижение единицы в направлении F3. Остальные состояния схемы формирования кода СRC-4 передатчиком, при поступлении входной информации, представлены на рисунке 6.13.
Рис. 6.14. Формирование кода СRC-4 передатчиком
В результате формирования кода СRC-4 для последователь-ности данных двух последних байт субсверхцикла (0000111001001101) имеем: С1 = 0; С2 = 0; С3 = 1; С4 = 0.