44. Архитектура микроконтроллеров adsp-bf и общая характеристика системы команд.

Структура микропроцессора ADSP-BF

Микросхема содержит статическую память, процессорное ядро и ряд периферийных устройств, в том числе контроллер прямого доступа к памяти (DMA).Ядро имеет RISC-архитектуру для одного потока команд и множества потоков данных. Благодаря этому микросхема имеет мультимедийные возможности.

Микросхема содержит следующие периферийные устройства:

- контроллер событий;

- контроллер ПДП (DMA);

- параллельный периферийный интерфейс PPI;

- последовательные порты SPORTS;

- последовательный периферийный интерфейс SPI;

- таймеры общего назначения T;

- универсальный асинхронный приемопередатчик (УАП или Universal Asynchronous Receiver Transmitter);

- таймер реального времени Real-Time Clock (RTC);

- сторожевой таймер WT;

- программируемые флаги общего назначения (I/O).

Периферийные устройства соединены с ядром посредством широкополосной шины. Все устройства (кроме таймера, RTC и I/O) поддерживаются DMA.

Контроллер событий (КС) состоит: из КС ядра (CEC) и контр. прерываний системы (SIC).

Контроллер DMA поддерживает автоматическую передачу данных с минимальной нагрузкой ядра. Устройство интерфейса внешней шины (External Bus Interface Unit) состоит из контроллера SDRAM и контроллера асинхронной памяти.

Процессорное ядро содержит два 16 битных умножителя, два 40 битных аккумулятора, 40 битный АЛУ, четыре 8 битных видео-АЛУ и 40 битный сдвигатель. Регистровый файл процессора содержит восемь 32 битовых регистров.

Общая характеристика команд:

-Allreg определяет любой из регистров: R[7:0], P[5:0], SP, FP, I[3:0], M[3:0], A0.X, RETS, RETI, RETN, RETE, LC[1:0], USP и другие;

- DIVS, DIVQ – операции деления со знаком и бес;

- MAX, MIN – операции определения наибольшего и наименьшего из значений в регистрах-источниках;

- ABS – абсолютное значение старшей и младшей частей 32 разрядного регистра;

- RND – округление полуслова

45. Структура ядра adsp-bf и его регистры.

Ядро ADSP-BFимеет разнесенную архитектуру (отдельные арифметические уст-ва для адресов и данных).

Секвенсор — аппаратное устройство, кот.выполняет переход, организацию циклов и использование подпрограмм. Значит он имеет свою систему команд.

Вычисление адреса необходимо для косвенной и индексной адресации.

Регистры-указателя на адрес (P0-P5)

FP – указатель границ

SP - указатель стека

DAG – генератор адреса данных

I0-I3 – регистры-индексы

M0-M3 – регистры-идентификаторы (адрес=I+M)

B0-B3 – указатели на базовые адреса

L0-L3 – длина величин

ASTAT – флаговый регистр

УБС – устр-во барабанного сдвига

А0,А1 – аккумуляторы

MAC 0, MAC 1 – аппаратные умножители

ACC 0, ACC 1 – ариф.-лог. уст-во (АЛУ)

Арифметическое уст-во данных обеспечивает выполнение длинного командного слова. Оно оперирует с данными 1, 2, и 4 байта. Данные должны располагаться в R0..R7 и P0..P5

46. Архитектура микроконтроллеров tms 320

CPU-центральное процессорное устройство; FPU- сопроцессор вычислений с плавающей точкой; M0,M1-оперативная память для хранения программ данных

Boot ROM-ПЗУ загрузки, здесь записаны программы для начала загрузки уст-ва.

CSM-модуль защиты, обеспечивает защиту областей, от несанкционированного доступа к ПО и данным. Как ОЗУ, так и ПЗУ предназначены для хранения программ и данных.

Чтобы разделить область памяти программу и данные существует редактор. ОЗУ состоит из 8 секторов LO-L7. Уровни ОЗУ LO-L7 отличаются возможностью доступа в различных режимах энергопотребления. Уровни LO-L3 могут быть защищены ключом защиты. Уровни LO-L7 доступны для обмена информацией с памятью прямого доступа ДМА. Ключ доступа записывается в спец. регистр который состоит из 4 слов по 32 разряда, т.е. 128 бит.

MUX-мультиплексор входов и выходов, он соединяет внешний вывод с одним из уст-в интерфейса.

MCU имеет следующие виды интерфейса:

АДС-АЦП; SPI- последовательный синхронный интерфейс; SCI-последовательный коммуникацион. интерфейс; I2C-последовательный интерфейс.

Перечисленные уст-ва 16-ти разрядные.

PWM-ШИМ; CAP-уст-во захвата; QEP-уст-во квадратурного счета, преобразует сигнал от энкодера с учетом учетверения; CAN-вывод стандартного интерфейса; PIE-периферийные сигналы прерывания

CPU содержит 3 таймера Т0,Т1,Т2, 32 разрядные.

Остальные следующие выводы (88):

Подключение ИП (они дублируются несколько раз) 45 выводов. Входы и выходы тактового сигнала, выводы сброса и АЦП отдельно.

Устройство внешней памяти можно использовать, увеличивает значительно время доступа, поэтому обычно внешнюю память не используют.

Схема TMS в ЭП: