1.5 Оцінка складності комбінаційних схем по Квайну та побудова функціональної схеми пристрою відображення символів на сегментному індикаторі

Розрахуємо ціну комбінаційних схем, що реалізують функції сегментів, представлених в МДНФ та МКНФ.

МДНФ:

С_а =10+3=13 (1.15)

С_b =10+4=14 (1.16)

С_c =7+3=10 (1.17)

С_d =11+3=14 (1.18)

С_e =12+3=15 (1.19)

С_f =14+4=18 (1.20)

С_g =6+3=9 (1.21)

МКНФ:

С_a =14+3=17 (1.22)

С_b =11+3=14 (1.23)

С_c =7+3=10 (1.24)

С_d =9+3=12 (1.25)

С_e =14+4=18 (1.26)

С_f =14+3=17 (1.27)

С_g =4+2=6 (1.28)

Оцінивши складність схем, для включення в спільну функціональну схему пристрою для відображення символів на семисегментному індикаторі обираємо схеми, що відповідають виразам 1.15, 1.16, 1.17, 1.25, 1.19, 1.27, 1.28. Функціональна схема пристрою для відображення символів на семисегментному індикаторі показана на кресленні К571.22КП01.041 Э2-1"Пристрій відображення символів ".

2 Проектування керуючого автомата, який забезпечує управління обчислювальним пристроєм, що реалізує операцію множення

2.1 Побудова функціональної схеми обчислювального пристрою, що виконує операцію множення

В даному курсовому проекті буде виконуватись множення першим способом (із зсувом множника та суми часткових добутків вправо та нерухомому множеному). Операндами є 8-розрядні двійкові числа без знаку. Функціональна схема обчислювального пристрою, що реалізує операцію за таких умов, показана на рисунку 2.1.

Рисунок 2.1 – Функціональна схема обчислювального пристрою, що виконує множення двійкових чисел без знаку

На схемі RGA – регістр в якому накопичуються часткові добутки (по одному на кожен розряд множника), а в кінці операції множення – старший байт результату. Перед початком множення цей регістр встановлюється в нуль керуючим сигналом CLR(y₁). Регістр RGQ – це регістр, в якому знаходиться множник, що записується туди за керуючим сигналом WR1(y₂). Множене записується в регістр RGM за керуючим сигналом WR2(y₃). Підрахунок кількості циклів множення виконується за допомогою лічильника СТ, відповідно до чого вибирається його розрядність q. В лічильник перед початком операції за керуючим сигналом WR3(y₄) записується кількість циклів, що дорівнює

розрядності множника n. Для формування суми часткових добутків використовується комбінаційний суматор (SM). Тригер С, який перед початком операції переносу з старшого розряду суматора, який може виникнути в процесі

підсумовування. Цифрово-буквенними індексами на умовно-графічних позначеннях зазначені номери розрядів суматора, регістрів лічильника, а стрілками показаний напрямок зсуву кодів у регістрах.

Виконання операції множення в цій схемі відбувається наступним чином. Керуючий автомат аналізує розряди множника по одному починаючи з молодших. Якщо Q₀ дорівнює одиниці ( логічна умова Х₁), керуючий автомат виробляє управляючий сигнал ADD(y₅), за яким множене додається до вмісту регістра RGA і результат зберігається в цьому ж регістрі за керуючим сигналом WR4(y₆), при чому тригер С використовується для зберігання біту переповнення суматора. Потім вміст тригера С, всі розряди регістрів RGA та RGQ за керуючим сигналом SHR(y₇) зсуваються на одну позицію вправо: вміст тригера С записується в А_n-1, А₀ переписується в Q_n-1, а значення Q₀ втрачається. Якщо ж Q₀ дорівнює нулю, додавання не відбувається, а керуючий автомат виробляє управляючий сигнал SHR(y₇), за яким вміст тригера С, всі розряди регістрів RGA та RGQ зсуваються на одну позицію вправо. Зміст лічильника циклів СТ зменшується на одиницю за керуючим сигналом DEC(y₈). Цей процес виконується для всіх розрядів множника. Циклічний процес відбувається доти, поки влічильнику СТ не встановиться нуль (логічна умова Х₂). В результаті в регістрі RGA формується старша, а в RGQ – молодша частина 2n-розрядного добутку.