10.5 Память ddr sdram

Архитектура ПК

Память SDRAM в компьютерных системах сменил другой тип синхронной динамической памяти — Double Data Rate SDRAM (память с удвоенной скоростью передачи данных). Как известно, увеличение тактовой частоты в два раза ведет к двойному увеличению скорости передачи данных, однако повышение частоты работы ядра памяти связано с определенными трудностями. Прежде всего, сказывается инерционность конденсатора — основного элемента динамической памяти. Кроме того, динамическая память требует периодической регенерации, чтобы восстанавливать заряды конденсаторов, что занимает определенное время. Поэтому тактовые частоты ядра в памяти DDR выросли незначительно: со 100 МГц до 200 МГц. Однако буферы ввода-вывода (I/O buffer) работают на удвоенной частоте.

Схематическое представление передачи данных в микросхеме памяти DDR-400

Каждая команда чтения приводит к передаче за один такт двух бит в буфер ввода-вывода. Далее в режиме мультиплексирования по времени эти биты передаются на шину данных, но уже с удвоенной частотой, то есть за каждый такт передается по два бита. Фактически передача по шине данных происходит по положительному и отрицательному фронтам тактирующих импульсов, что в итоге и приводит к удвоенной скорости передачи. Для осуществления такого способа передачи необходимо, чтобы каждая команда чтения приводила к выбору двух битов из массива памяти. Первый бит выбирается по положительному фронту тактирующего импульса, а второй — по отрицательному. Такой способ передачи получил название prefetch of 2 (предвыборка 2). Для передачи двух бит за такт используют две разделенные линии передачи данных от первичных усилителей к буферам ввода-вывода. После этого биты данных мультиплексируются по времени и передаются на удвоенной частоте на шину данных, причем именно в том порядке, в котором они поступили в буфер ввода-вывода. При этом команды тактируются так же, как и прежде (то есть как в обычной SDRAM-памяти), по положительному фронту тактового импульса. В соответствии со спецификацией память DDR имеет структуру из четырех независимых банков (как и в памяти SDRAM PC100/133), что позволяет совмещать выборку данных из одного банка с установкой адреса в другом банке, то есть можно одновременно иметь несколько открытых страниц. Кроме того, предусматривается пакетный доступ к данным, а длина пакета может составлять 2, 4 и 8 элементов. Так как данные могут передаваться два раза за такт, то величина задержек CAS может оказаться не целой величиной, а кратной половинке такта. К примеру, на модуле памяти может использоваться обозначение CL=2,5, то есть CAS Latency составляет 2,5 такта системной частоты. С учетом высокой частоты шины памяти для повышения точности синхронизации сигналов в памяти DDR предпринят ряд мер. Так, сигналы синхронизации (прямой и инверсный) задаются в дифференциальной форме, что позволяет снизить влияние смещения уровней на точность синхронизации. Кроме того, для синхронизации данных используется специальный двунаправленный стробирующий сигнал DQS, который генерируется источником данных: при операциях чтения — чипом памяти, а при операциях записи — контроллером памяти.