5.2 Разработка принципиальных схем функциональных блоков кодека
При разработке принципиальных электрических схем необходимо руководствоваться выполнением следующих требований:
простота и оригинальность схемотехнических решений;
минимальное потребление электроэнергии;
минимальный объем оборудования;
минимальные габариты и вес;
наличие встроенных систем технического контроля.
В соответствии с этими требованиями будем подходить к разработке принципиальных электрических схем функциональных узлов проектируемого кодека кода Файра.
Блоки управления для кодера и декодера состоят из счетчиков и логических схем. В качестве счетчика будет использоваться микросхема К500ИЕ137 – двоичный счетчик на четыре разряда. При подаче на входы управления S1 и S2 низкого уровня происходит предварительная установка счетчика в соответствии с сигналами на входах D0…D3. Т.о., если входы D0…D3 заземлить счетчик будет устанавливаться в нулевое состояние, тем самым получается его сброс. Условное обозначение микросхемы К500ИЕ137 изображено на рисунке 5.1. Логические схемы будут реализованы на микросхемах:
- К500ЛМ102, которая содержит три элемента 2ИЛИ-НЕ и один элемент 2ИЛИ/2ИЛИ-НЕ (условное обозначение приведено на рисунке 5.2а);
- К500ЛМ105, которая содержит два элемента 2ИЛИ/2ИЛИ-НЕ и один элемент 3ИЛИ/3ИЛИ-НЕ (условное обозначение приведено на рисунке 5.2б);
- К500ЛМ109, которая содержит один элемент 4ИЛИ/4ИЛИ-НЕ и один элемент 5ИЛИ/5ИЛИ-НЕ (условное обозначение приведено на рисунке 5.2в).
Т.к. в элементной базе ЭСЛ отсутствуют элементы, реализующие логическую функцию «И», то ее можно реализовать с помощью правила Де Моргана и элементов К500ЛМ102. Базис ИЛИ-НЕ является универсальным логическим базисом, т.к. на его основе можно получить любую базисную логическую функцию. На рисунке 5.3а, 5.3б, 5.3в изображены соответственно логические функции «ИЛИ», «И», «НЕ», построенные на основе логических элементов «ИЛИ-НЕ».
В качестве D-триггера была использована микросхема К500ТМ130, содержащая два D-триггера с общим тактовым входом СЕ. Условное обозначение микросхемы К500ТМ130 изображено на рисунке 5.4,а.
Рисунок 5.1 – Условное обозначение микросхемы К500ИЕ137
В качестве сумматоров по модулю два будут использованы микросхемы К500ЛП107, которые содержат три элемента «исключающее ИЛИ» с парафазными выходами. Эти же микросхемы также используются для реализации корректора, ФПСк, ГС1 и ГС2. Условное обозначение микросхемы К500ЛП107 приведено на рисунке 5.2г.
Рисунок 5.2 – Условное обозначение микросхем
а - К500ЛМ102; б - К500ЛМ105;
в - К500ЛМ109; г - К500ЛП107.
Рисунок 5.3 – Логические функции в базисе «ИЛИ-НЕ»
В качестве буферного регистра и регистров для реализации деления на порождающий полином будут использованы микросхемы К500ИР141, которые содержат четырехразрядный универсальный синхронный регистр. Условное обозначение микросхемы К500ИР141 приведено на рисунке 5.4,б. Для реализации делителя данная микросхема будет использоваться в режиме параллельной записи, который задается подачей на управляющие входы S1, S2 низкого потенциала. Для реализации буферного регистра требуется режим работы: режим сдвига вправо, который задается подачей на управляющие входы S1, S2 сигналов 0 и 1 соответственно, а информационный сигнал подается на информационный вход DR. При образовании более емких регистров сдвига на вход DR следующего регистра подается выходной сигнал Q4 с предыдущего регистра.
Рисунок 5.4 – Условное обозначение микросхем
а - К500ТМ130;
б - К500ИР141.
Принципиальные схемы кодера и декодера изображены в приложении 1 и приложении 3 соответственно.
ЗАКЛЮЧЕНИЕ
В данном курсовом проекте разработан кодек кода Файра. Этот код относится к помехоустойчивым кодам, предназначенным для обнаружения и коррекции одиночных пакетов ошибок. Код Файра весьма широко распространен, благодаря просто схемной реализации кодека. Особенно широко коды Файра используются при необходимости последовательной обработки информации, например хранение информации на магнитных лентах.
Однако, применение кодов Файра приводит к значительным временным затратам на обнаружение и коррекцию ошибок. Поскольку такты, затрачиваемые на обнаружение, совпадают с операцией считывания, то в этой части процесса декодирования задержки не возникает. Исправление ошибок определяет задержку в устройстве декодирования, особенно заметную при большой разрядности контролируемых слов, что может оказаться совершенно неприемлемым для быстродействующих систем. Данную задачу можно решить, прибегая к параллельной обработке поступающей информации, однако, при этом резко увеличиваются аппаратные затраты по сравнению с последовательной обработкой. Альтернативный вариант решения этой задачи был предложен в данном курсовом проекте.
ЛИТЕРАТУРА
Конопелько В.К., Липницкий В.А., Дворников В.Д. и др. Теория прикладного кодирования: Учеб. Пособие. Т.2 / Т33; Под. ред. Проф. Конопелько В.К. – Мн.: БГУИР, 2004.
Колесник В.Д., Мирончиков Е.Т. Декодирование циклических кодов. – М.: Связь, 1968.
Методические указания и задание к курсовому проекту по дисциплине «Системы документальной электросвязи» для студентов специальности «Телекоммуникационные системы» специализаций «Системы автоматической коммутации», «Сети и устройства телекоммуникаций» / Сост. Королев А.И. – Мн.: БГУИР, 1999.
Методическое пособие «Программная обработка кодов, исправляющих независимые и пакетные ошибки», МРТИ 1992.
Цифровые интегральные микросхемы: Справ. / Богданович М.И., Грель И.Н., Прохоренко В.А., Шалимо В.В. – Мн.: Беларусь, 1991.