4.2 Разработка функциональной электрической схемы декодера

На основе структурной схемы декодера и ее описания можно выделить следующие функциональные блоки входящие в состав декодера:

1. Буферный регистр;

2. Генератор синдрома;

3. Селектор;

4. Корректор;

5. Блок управления декодером.

Буферный регистр представляет собой каскад соединенных последовательно триггерных ячеек в количестве 279 штук.

Генератор синдрома представляет собой схему ФПСк кодера.

Селектор представляет собой девятивходовой элемент «ИЛИ» на входы которого заведены выводы регистры младших разрядов генератора синдрома, а прямой выход объединен функцией «И» с выходом старшего разряда генератора синдромов с последующим заведением результата на входной сумматор. Инверсный выход также объединен функцией «И» с выходом старшего разряда генератора синдромов и результат объединения подается на корректор.

Корректор представляет собой логический элемент «исключающее ИЛИ» на два входа.

Блок управления декодером, как и для кодера, состоит из комбинации двоичного счетчика и дешифратора. Однако, полученная структурная схема позволяет декодировать кодовое слово за 2n тактов, поэтому чтобы сделать декодирование без задержки на n тактов для следующего кодового слова, требуется ввести второй генератор синдромов и второй селектор и осуществлять переключение между селекторами в зависимости от комбинации на выходах двоичного счетчика. Для построения такой схемы дополнительно требуется один D-триггер, отвечающий за работу мультиплексора, и сумматор по модулю два, для изменения состояния D-триггера. Работает данная схема следующим образом. Изначально в D триггере находится нулевое значение. Когда на вход декодера подается кодовое слово оно записывается в буферный регистр, а также происходит его деление на порождающий полином в ГС1. Одновременно с этим процессом происходит вывод содержимого буферного регистра сложенного с корректирующим сигналом селектора с ГС2. После того, как первое кодовое слово полностью запишется в буферный регистр, изменяется состояние D-триггера на единичное и в работу вступает ГС2 для деления нового кодового слова, а на выходе схемы сигнал селектора с ГС1 складывается в корректоре с выходом буферного регистра. Т.о., когда происходит деление кодового слова в ГС1, тогда же содержимое буферного регистра складывается с выходом селектора ГС2 и наоборот. Описанная функциональная схема декодера изображена на рисунке 4.8. Временные диаграммы работы декодера изображены на рисунке 4.9.

Рисунок 4.8 – Функциональная схема декодера

Рисунок 4.9 – Временные диаграммы работы декодера

5 РАЗРАБОТКА ПРИНЦИПИАЛЬНОЙ ЭЛЕКТРИЧЕСКОЙ СХЕМЫ

КОДЕКА

5.1 Выбор и обоснование элементной базы

Интегральные схемы на основе эмиттерно-связанной логики (ЭСЛ) получили широкое распространение в качестве элементной базы быстродействующей вычислительной и радио­электронной аппаратуры [5]. Микросхемы на основе ЭСЛ имеют ряд достоинств, которые обеспечили их преимущество перед другими микросхемами при построении данного класса аппа­ратуры:

1. Хорошая схемно-техническая отработанность и, как следствие, сравнительно невысокая стоимость при изготовлении.

2. Высокое быстродействие при средней потребляемой мощности или сверхвысокое быстродействие при большой потребляемой мощности.

3. Малая энергия переключения, т. е. малое произведе­ние времени задержки на потребляемую мощность.

4. Высокая относительная помехоустойчивость.

5. Высокая стабильность динамических параметров при изменении рабочей температуры и напряжения питания.

6. Большая нагрузочная способность.

7. Независимость тока потребления от частоты переклю­чения.

8. Способность ИС работать на низкоомные согласован­ные линии связи и нагрузки.

9. Широкий функциональный набор микросхем.

10. Удобство применения в условиях повышенной плотности компоновки с использованием многослойного печатного монтажа и низкоомных коаксиальных и плоских кабелей.

В настоящее время ИС ЭСЛ являются самыми быстродействующими микросхемами. Опыт проектирования аппа­ратуры показывает, что ИС ЭСЛ оптимальны для построения быстродействующих радиоэлектронных устройств, в частности ЭВМ высокого быстродействия, и менее эффективны при разработке радиоэлектронных устройств малого и среднего быстродействия.

Примером современных ИС ЭСЛ являются быстродействую­щие ИС серии 500 со следующими типовыми параметрами: время задержки элемента — 1,5...2,0 нc; потребляемая элемен­том мощность — 8...25 мВт (в ненагруженном состоянии); уровень интеграции — от единиц до 80 логических элементов на кристалле; амплитуда логического сигнала — 0,8 В; напряжение источника — 5,2 В; нагрузка — согласованные линии связи сопротивлением 50, 75 и 100 Ом; функциональный набор микросхем — 48 модификаций.

Выходная скорость B=1625,7 Кбит/с, а тактовая частота работы элементов кодера и декодера должна быть в 2-3 раза выше максимальной тактовой частоты работы проектируемого кодека, т.е. 4-8МГц. ИС серии 500 обеспечивают тактовую частоту практически до 500МГц, что полностью соответствует вышеупомянутым требованиям.