1 Архитектура компьютеров. Определения, классификация и этапы развития

системную шину (8 - 8у$1ет Ъиз), которая связывает работу всех модулей компьютера в единое целое, и внешнюю (периферийную) шину (X - еХ*егпа1 Ьиз), связанную с периферийными модулями.

Рисунок 1.3 - Типовая архитектура мини- и микрокомпьютеров

Рисунок 1.4 - Типовая архитектура ПК ЮМ РС

20

Типовая архитектура ГЕК ГОМ РС показана на рис. 1.4.

1Л Архитектура постнеймановських компьютеров

Из рисунка видно, что взаимодействие шин обеспечивается контроллерами шин (КШ), которые включают шинные формирователи и буферные элементы. Любая из этих шин является магистральной и состоит из составляющих: адреса, данных и управления.

На рис. 1.4 приведен типовой набор модулей ПК. Здесь микропроцессорное ядро (МПЯ) включает модули и узлы, которые определяют работу центрального процессора и подключаются параллельно к его шинам. Непосредственно к системной шине $ подключается внешняя периферия через слоты расширения и ее номенклатура может меняться. Периферия, которая подключенная к внешней шине X, и расположенная на материнской плате, обеспечивает минимально-необходимые условия функционирования ПК.

Кроме рассмотренных архитектурных решений к шинной архитектуре

надо отнести один из основных ее параметров - ширину шины или количество линий в шине. В настоящее время используются 8-, 16-, 32-, 64-разрядные шины данных, которые обеспечивают параллельную передачу соответствующих слов, и 20-, 24-, 32-, 36-разрядные шины адреса. Следует отметить, что при т-разрядной шине адреса обеспечивают максимально-допустимое физическое адресное пространство 2т (1 Мбайт - 64Гбайт в приведенном случае).

Особенностью шинной архитектуры является однотипная адресация как к ячейкам оперативной памяти, так и к регистрам контроллеров периферийных устройств. При этом следует различать адресное пространство оперативной памяти (М) и адресное пространство адаптеров периферийных устройств (порты ввода/вывода или пространство Ю). Селекция отмеченных адресных пространств может выполняться двумя способами:

• расположение М и Ю в разных диапазонах адресов (применялся в 8-разрядных микропроцессорах);

• М и Ю расположены по одним и тем же адресам, причем пространство Ю занимает незначительную часть максимально-допустимого адресного пространства (ширина адресной шины X меньше ширины адресных шин М и 8), а селекция адресных пространств выполняется сигналами шины управления - в простом случае сигнал МЛО, подаваемый параллельно адресу.

К постнеймановським архитектурным решениям относятся и архитектурные решения, которые используются при. построении высокопроизводительных суперкомпьютеров. Архитектура

высокопроизводительных суперкомпьютеров основывается на следующих принципах распараллеливания процесса обработки информации с использованием мультипроцессорных структур:

21

1 Архитектура компьютеров. Определения, классификация и этапы развития

1) Конвейерная обработка. Для организации конвейерной обработка необходима цепочка процессорных элементов, любой из которых выполняем свой набор команд. Все процессорные элементы (цепи конвейера соединенные последовательно в конвейерную структуру таким образом который исходные данные предшествующего звена есть входными данными следующей. Кроме того необходимый поток однотипных элементов обработки, причем обработка каждого элемента выполняется за одним и тем же алгоритмом реобразования формации А преобразования информации может быть разделен на т (т -конвейеоа) одинаковых по трудоемкостью этапов:

число

1 этап 2 этап ... т этап Любое 1-е звено конвейера программируется на выполнение своего /-го этапа и конвейерная обработка выполняется по схеме, изображенной на рис. 1.5.

На изображенной временной диаграмме 7) - такт работы конвейера (равняется продолжительности наиболее трудоемкого этапа). Из диаграммы видно, что первый результат (2/) появляется в конце т~го такта на т-м звене, то есть не раньше чем при обычной обработке, но в дальнейшем в каждом следующем такте появляется новый результат.

	Т,	т2	т3	т<	1 т		Тт+1
1 звено	в,	в2	в3	в4	... 1 в„		Дш-/
2 звено		с,	С2	с3		Сп-1	Г
3 звено			°'	Ог		йт-2	А*-/
ф т •	4 » *	• * 9	ф # ■	• # *		9 * #	• # ♦
т звено 1			1			г,	зп

Рисунок 1.5 - Организация конвейерной обработки: а - структура конвейера; б - временная диаграмма работы конвейера Если элементами обработки являются команды, а этапами -микрокоманды реализации отдельных фаз выполнения команды, то реализуется конвейер команд (используется в большинства современных процессоров).

Если элементами являются структуры данных (например элементы

массивов), а этапами - фрагменты программы обработки потока данных, то реализуется арифметический конвейер (используется в конвейерных суперкомпьютерах типа СКАУ).

2) Матричная обработка. Для организации матричной обработки необходимая матрица процессорных элементов, любой из которых работает

22

1.5 Контрольные вопросы

со своей локальной памятью. Кроме того, процессоры могут обмениваться один из одним путем межпроцессорных связей. Процессорные элементы выполняют общий поток команд, то есть параллельно и синхронно обрабатывают информацию, которая сохраняется в локальной памяти. Матричная обработка используется в специализированных матричных суперкомпьютерах (например, 1Ь1ЛАС-1У) или в специализированных матричных сопроцессорах.

3) Ассоциативная обработка. Организованная аналогично матричной обработке, то есть великое множество синхронно работающих процессорных элементов, но параллельный поток данных организуется при чтении информации из ассоциативной памяти. При ассоциативном чтении выполняется сравнения признаков всех слов памяти с признаками регистра признаков, поэтому возможно параллельное чтение некоторых слов, которые попадают на свои процессорные элементы. Такая обработка применяется в ассоциативных суперкомпьютерах (8ТАЯА^, хотя применения ассоциативного чтения информации используется в обычных компьютерах (например, при организации кэш-памяти).

1.5. Контрольные вопросы

1. Основные принципы функционирования компьютеров.

2. Дайте определение архитектуры компьютеров.

3. Выделите уровни абстракции архитектуры .