VYPUSKNAYa_KVALIFIKATsIONNAYa_RABOTA_BAKALAVRA

Таблица 4.2 – Технические характеристики ADC0831.

4.3 Генератор тактовых импульсов

Генератор тактовых импульсов (ГТИ) предназначен для синхронизации и получения необходимой частоты. Для реализации генератора возьмём схемы на основе операционных усилителей (ОУ). Реализация схем генераторов на основе операционных усилителей является наиболее простой.

Рисунок 4.7 – Генератор тактовых импульсов.

Если принять 1 = 2 = и С1 = С2 = С , то частота колебаний будет определяться формулой:

41

При этом коэффициент усиления должен быть не менее 3 и определяться по формуле

= 1 +

ос

Рассчитаем значения сопротивлений резисторов и емкостей конденсаторов для генератора тактовых импульсов. Ширина кодового импульса определяется полосой пропускания линии связи, которая в соответствии с техническим заданием

4.4 Преобразователь параллельного кода в последовательный.

Сообщения при обработке информации в вычислительных устройствах обычно представляются в параллельном коде, позволяющем минимизировать время передачи и обработки. При передаче информации на значительном расстоянии,

когда существенной становится стоимость линий связи, необходимо минимизировать число каналов связи. Это достигается путем преобразования на передающей стороне закодированного сообщения из параллельного формата в последовательный, и передачи по каналу связи кодовой комбинации в последовательном коде. Интервал времени, необходимый для передачи сообщения,

становится значительно большим по сравнению со временем передачи того же сообщения, представленного в параллельном коде, но вместе N-каналов для

передачи N-разрядного кода часто достаточно одного канала.

42

Для выполнения операции преобразования параллельного кода в последовательный, применяются параллельно-последовательные преобразователи на основе мультиплексоров или регистров сдвига. Принцип действия их состоит в одновременной подаче на их входы всех элементов кода с последующим поочередным считыванием каждого элемента. Особенностью этих преобразователей является то, что элементы выходного кода соответствуют в явном виде элементам входного кода, а изменяются лишь их пространственно-временные соотношения.

Рисунок 4.8 – Структурная схема ППК.

Блок преобразует параллельный код в последовательный посредством подачи разрядов, поступающих с АЦП, на множество элементов «И». На второй вход подаются сигналы с распределителя импульсов, представляющего собой дешифратор, переводящий в позиционный код адрес, поступающий со счетчика.

Счетчик управляется генератором тактовых импульсов. Структура дешифратора со счетчиком аналогична в измерительном коммутаторе.

Выберем 74HC165 (регистр сдвиговый 8 бит параллельный вход,

последовательный выход).

43

Рисунок 4.9 – 74HC165

Назначение выводов:

Vcc - питание;

GND - земля;

PL - защёлка;

CP - тактовый вход;

D0-D7 - входы, состояние которых считывается в регистр;

Q7 - последовательный вывод;

Q7 - инверсный вывод, на нём идут биты с Q7, но инвертированные;

DS - последовательный ввод; к нему можно подсоединить вывод QH

второго регистра, получив каскадное подключение;

CE - Clock Inhibit, или инвертированный Clock Enable, когда на нём 1,

тактирование выключено.

44

Таблица 4.3 – Технические характеристики 74HC165

4.5 Блок формирования контрольных импульсов. Контроль четности

Контроль четности - это один из стандартов, введенных IBM, в соответствии с которым информация в банках памяти хранится фрагментами по девять битов,

причем восемь из них (составляющих один байт) предназначены собственно для данных, а девятый является битом четности (parity). Использование девятого бита позволяет схемам управления памятью на аппаратном уровне контролировать целостность каждого байта данных.

При разработке схемы контроля четности IBM установила, что значение бита четности задается таким, чтобы количество единиц во всех девяти разрядах (восемь разрядов данных и разряд четности) было нечетным. Другими словами, когда байт

(8 бит) данных заносится в память, специальная схема контроля четности

(микросхема, установленная на системной плате или на плате памяти) подсчитывает количество единиц в байте. Если оно четное, на выходе микросхемы формируется сигнал логической единицы, который сохраняется в соответствующем разряде памяти как девятый бит (бит четности). Количество единиц во всех девяти разрядах при этом становится нечетным. Если же количество единиц в восьми разрядах

45

исходных данных нечетное, то бит четности равен 0 и сумма двоичных цифр в девяти разрядах также остается нечетной.

Рассмотрим конкретный пример (имейте в виду, что разряды в байте нумеруются начиная с нуля, т. е. 0, 1,2,…, 7).

Разряд данных: 01234567 Бит четности Значение бита: 101100110

В данном случае общее число единичных битов данных нечетное (5), поэтому бит четности должен быть равен нулю, чтобы количество единиц во всех девяти разрядах было нечетным.

Рассмотрим еще один пример.

Разряд данных: 01234567 Бит четности Значение бита: 001100111

В этом примере общее число единичных битов данных четное (4), поэтому бит четности должен быть равен единице, чтобы количество единиц во всех девяти разрядах, как и в предыдущем примере, было нечетным.

Рисунок 4.10 – Структурная схема ППК с контролем по четности.

Здесь Т – триггер со счетным входом; Р – распределитель импульсов.

46

Описание блока аналогично блоку ППК, однако в нем добавлен счетный триггер, на выходе которого появляется единица, если на него поступает нечетное количество импульсов. Данная единица поступает на элемент «И», на второй вход которого поступает сигнал с распределителя импульсов. Затем сигнал с элемента

«И» поступает на элемент «ИЛИ», образуя контроль по четности путем добавления логической единицы при нечетном количестве импульсов.

В работе использована схема контроля четности/нечетности SN74180N

Микросхемы представляют собой восьмиразрядную схему контроля четности.

Корпус К155ИП2 типа 201.14-1, масса не более 1 г., КМ155ИП2 типа 201.14-8, масса не более 2,2 г.

Рисунок 4.11 – Условное графическое обозначение схемы SN74180N.

1 - вход I6;

2 - вход I7;

3 - вход PE;

4 - вход P0;

5 - выход FE;

6 - выход F0;

7 - общий;

8 - вход I0;

47

9 - вход I1;

10 - вход I2;

11 - вход I3;

12 - вход I4;

13 - вход I5;

14 - напряжение питания.

Таблица 4.4 – Электрические параметры SN74180N.

4.6 Структурная схема передающего устройства цифровой телеизмерительной

системы с контролем по четности

Исходя из всех рассмотренных блоков и элементов, можно построить общую схему передающего устройства цифровой телеизмерительной системы с контролем по четности. Выглядеть она будет следующим образом:

48

Рисунок 4.12 – Схема передающего устройства цифровой телеизмерительной системы с контролем по четности.

Вследствие наличия помех в канале связи в цифровых системах обычно применяют равномерные коды с обнаружением ошибок, вызванные искажением кода. Простейшей схемой с обнаружением одной ошибки является схема контроля по четности импульсов (или нечетности).

Здесь импульсы, поступающие на ФКИ (формирователь кодового импульса),

одновременно попадают на ТКЧ (триггер контроля четности). В исходном состоянии этот триггер находится в состоянии 0. Если число импульсов в подцикле оказалось нечетным ТКЧ, после n-ого импульса РИ (распределитель импульсов)

окажется в состоянии 1 и при контрольном импульсе К (коммутатор) в канал связи поступит дополнительный импульс. Таким образом, в подцикле число импульсов будет всегда четным, что дает возможность исключить ложную информацию в приемнике при пропаже или добавлении в подцикле одного импульса.

Выводы: В данном разделе произведен выбор элементной базы и отдельных микросхем, таких как: АЦП, измерительный коммутатор, генератор и блок считывания. На основе данного выбора будет произведен расчет метрологических характеристик разрабатываемого устройства. Также построена общая структурная схема передающего устройства цифровой телеизмерительной системы с контролем по четности.

49

5. РАСЧЕТ МЕТРОЛОГИЧЕСКИХ ХАРАКТЕРИСТИК

Вопрос суммирования погрешностей в информационной измерительной системе (ИИС) являются достаточно важными, так как ИИС может состоять из множества узлов, каждый из которых имеет свои нормированные метрологические характеристики. На результирующую погрешность устройства влияют два узла:

измерительный коммутатор и аналого-цифровой преобразователь. Закон распределения погрешности коммутатора можно считать нормальным, а аналого-

цифрового преобразователя – равномерным.

Один из способов упрощенного представления результирующей погрешности основан на исследовании П.В. Новицкого, согласно которому при суммировании неизвестных составляющих, имеющих так называемые стандартные законы распределения, т.е. равномерные, треугольные и т.д., можно пользоваться приближенными значениями К∑(0,9) = 1,6 или К∑(0,95) = 1,8.

Для коммутатора максимальная погрешность передачи сигнала (в процентах)

определяется выражением:

где ик − сопротивление замкнутого (открытого) ключа измерительного коммутатора;

АЦП - сопротивление нагрузки коммутатора (в данном случае это выходное сопротивление АЦП)

Сопротивление ключа коммутатора в разрабатываемой структурной схеме равняется 35 Ом, а входное сопротивление АЦП — 15 кОм. Тогда по формуле (1)

можно определить максимальную погрешность передачи сигнала: δик = 0,2%.

Предполагая закон распределения погрешности измерительного коммутатора нормальным, найдем среднеквадратическое отклонение этой погрешности, приняв

ZP=3 при P≈1, т. е.

= ик (5.2)

Для рассматриваемого устройства σик = 0,7 %

50