Державний іспит
на освітньо-кваліфікаційний рівень «бакалавр»
за напрямом підготовки 6.050201 Системна інженерія
БІЛЕТ №
Типові динамічні ланки.
Фазна напруга на домовому вводі трифазної трьохпровідної мережі з нульовим проводом дорівнює 220 В. Вісімнадцять ламп, по 25 Вт кожна, першого поверху підключені до фази А; дві лампи, по 25 Вт кожна, другого поверху – до фази В; десять ламп, по 50 Вт кожна, – до фази С. Вважаючи опори ламп незмінними, визначити напруги на лампах кожного поверху після обриву загального лінійного проводу фази С.
Розробити поведінкову VHDL-модель 4-розрядного дешифратора. Затримка часу при спрацюванні дешифратора складає 10 нс. Всі вхідні імпульси з довжиною меншою за 10 нс дешифратором не сприймаються.
Для розробленої VHDL-моделі дешифратора на основі компонентів та конфігурацій створити випробувальний стенд, за допомогою якого перевірити правильність роботи пристрою при всіх можливих комбінаціях його вхідних сигналів. До відповіді включити VHDL-коди випробувального стенду та розробленого дешифратора, а також результати проведеного модельного експерименту, представлені у вигляді часових діаграм для вхідних та вихідних сигналів пристрою.
Для розв’язання поставленої задачі слід використовувати середовище Active-HDL. В процесі роботи дозволяється використовувати засоби автоматичного генерування коду.
Класифікація приміщень за небезпекою ураження електричним струмом.
Завідувач кафедри КСУ Г.В. Павлов
НАЦІОНАЛЬНИЙ УНІВЕРСИТЕТ КОРАБЛЕБУДУВАННЯ ім. адмірала Макарова
Інститут автоматики і електротехніки
Кафедра комп’ютеризованих систем управління
Державний іспит
на освітньо-кваліфікаційний рівень «бакалавр»
за напрямом підготовки 6.050201 Системна інженерія
БІЛЕТ №
Принцип аргументу.
Відомі параметри електричного кола L, C, ω. Визначити, при якому значенні С1 величина струму в індуктивності L залишається постійною при зміні L.
Розробити поведінкову VHDL-модель паралельного 16-розрядного регістра. Інтерфейс регістра містить 16-розрядні вхід та вихід даних, а також однорозрядні входи дозволу на запис, дозволу на зчитування та вхід скидання регістра (активізуються по спаду сигналу). Якщо вхід дозволу на зчитування неактивний, то регістр повинен утримувати на всіх розрядах вихідного сигналу високий імпеданс z. Для розробленої VHDL-моделі регістра на основі компонентів та конфігурацій створити випробувальний стенд, за допомогою якого перевірити правильність роботи пристрою у всіх можливих режимах роботи – запис, зчитування, утримування значення та скидання. До відповіді включити VHDL-коди випробувального стенду та розробленого регістра, а також результати проведеного модельного експерименту, представлені у вигляді часових діаграм для вхідних та вихідних сигналів пристрою. Для розв’язання поставленої задачі слід використовувати середовище Active-HDL. В процесі роботи дозволяється використовувати засоби автоматичного генерування коду.
Захисне відключення.
Завідувач кафедри КСУ Г.В. Павлов
Кафедра КСУ 2013