
- •28 Зао “контраст” Контроллеры многофункциональные кр-300, кр-300м
- •Окл (02)Оперативный контроль логической программы
- •Огу (03)Оперативный групповой контроль и управление
- •Дик (04)Дискретный контроль
- •Алгоритмы обмена по сети магистр
- •Вин (05)Ввод интерфейсный сетевой
- •Инв (06)Интерфейсный вывод сетевой
- •Инр (07)Интерфейсный вывод радиальный
- •Вип (08)Ввод интерфейсный полевой*
- •Усо (09)усо-1 *
- •Алгоритмы ввода-вывода информации с усо
- •Ва (10)Ввод аналоговый
- •Вд (11)Ввод дискретный
- •Вап(12)Ввод аналоговый помехозащищенный *
- •Ав (13)Аналоговый вывод
- •Дв (14)Дискретный вывод
- •Ив (15)Импульсный вывод
- •Ав8 (16)Аналоговый вывод на 8
- •Алгоритмы системного контроля
- •Авр (17)Аварийный вывод
- •Кпп (18)Контроль пропажи питания
- •Ссо (19)Супервизор сетевого обмена
- •Алгоритмы регулирования
- •Ран (20)Регулирование аналоговое
- •Рим (21)Регулирование импульсное
- •Рпи (22)пи-регулятор
- •Входы -выходы алгоритма рпи
- •Здн (24)Задание
- •Здл (25)Задание локальное
- •Руч (26)Ручное управление
- •Прз (27)Программный задатчик
- •Инз (28)Интегрирующий задатчик
- •Прк (29)Пороговый контроль
- •Динамические преобразования
- •Инт (33)Интегрирование
- •Диф (34)Дифференцирование
- •Фил (35)Фильтрация
- •Дин (36)Динамическое преобразование
- •Диб (37)Динамическая балансировка
- •Огс (38)Ограничение скорости
- •Зап (39)Запаздывание
- •Фвп (40)Фильтр высокочастотной помехи
- •Фпм(41) – Фильтр помех
- •Статические преобразования
- •Сум (42)Суммирование
- •Сма (43)Суммирование с масштабированием
- •Умд (44)Умножение-деление
- •Кор (45)Корень квадратный
- •Мод (46)Модуль сигнала
- •Кус (47)Кусочно-линейная функция
- •Огр (48)Ограничение
- •Скс (49)Скользящее среднее
- •Дис (50)Дискретное среднее
- •Мин (51)Минимум
- •Мкс (52)Максимум
- •Сит (53)Среднее из трех
- •Экс (54)Экстремум
- •Мсш (55)Масштабирование
- •Смз (56)Суммирование с выделением модуля и знака
Зап (39)Запаздывание
Назначение.
Алгоритм моделирует звено чистого запаздывания и используется для введения динамической коррекции или для моделирования динамических свойств объекта управления.
Описание алгоритма.
Алгоритм содержит несколько (до 12) ячеек памяти. Число этих ячеек 0 < МР < 12 задается модификатором.
По каждой команде отсчета происходит “проталкивание” сигналов через ячейки памяти: в первую ячейку записывается текущее значение входного сигнала Х, значение, ранее записанное в первой ячейке, пересылается во вторую ячейку, предыдущее значение, записанное во второй ячейке, пересылается в третью ячейку и т.д. Текущее значение последней ячейки является выходным сигналом.
Таким образом, текущее значение входного сигнала Х появится на выходе Y через m отсчетов. При этом выходной сигнал Y будет запаздывать относительно сигнала Х на время m*T, где Т интервал времени между отсчетами (при условии, что этот интервал постоянен). Если m = 0, то всегда Y = X.
Команда отсчета может поступать либо от внутреннего таймера, либо извне на вход Сотс. В последнем случае отсчет осуществляется по переднему фронту сигнала Сотс. Алгоритм имеет дискретный вход Среж. Если Среж = 0, то управление ведется от внутреннего таймера, если Среж = 1 то от внешней команды Сотс.
В момент отсчета (в любом режиме) на дискретном выходе Dотс на время, равное одному циклу работы контроллера (т.е. на время от 0.02 до 0.4 с.) формируется сигнал Dотс =1. В остальное время Dотс =0. Этот выход позволяет включать алгоритмы ЗАП последовательно, увеличивая время запаздывания без увеличения времени квантования входного сигнала. Для этого выход Dотс каждого предыдущего алгоритма ЗАП соединяется со входом Сотс каждого последующего алгоритма ЗАП, причем в последующих алгоритмах используется внешнее управление отсчетами.
При управлении от внутреннего таймера интервал времени между отсчетами (период квантования) задается с помощью настроечного входа Т. Значение Т < То (То = 0,02 - 0,4 с время цикла работы контроллера), алгоритм воспринимает как Т = То.
При сигнале “сброс” (Ссбр = 1) во все ячейки памяти записывается сигнал на входе Х, при этом Y = Х (т.е. запаздывание отсутствует). Если используется внешнее управление и сигналы Сотс = 1 и Ссбр = 1, то после снятия сигнала “сброс” происходит однократное проталкивание (т.е. такая ситуация воспринимается алгоритмом как приход переднего фронта сигнала Сотс). Аналогично ведет себя алгоритм, если при Сотс = 1 осуществляется переход от внутреннего к внешнему управлению (т.е. выполняется переход от Среж = 0 к Среж = 1).
При управлении от внутреннего таймера время чистого запаздывания определяется выражением:
зап = mT.
Если m = 0, то Y = Х и Dотс = 0.
Для того, чтобы при сохранении требуемого значения зап уменьшить период квантования входного сигнала, следует уменьшать время Т и увеличивать значение модификатора m. Если требуемое значение m>12, следует использовать несколько алгоритмов запаздывания, включенных последовательно. В этом случае общее время запаздывания равно:
зап = m1T1+m2T2+ ... +miTi,
где mi, Ti соответственно модификатор и параметр Т для i-го алгоритма запаздывания, включенного в последовательную цепочку.
Если значения m и Т у каждого алгоритма одинаковы, общее время запаздывания равно:
зап = m*T*n;
где n число последовательно включенных алгоритмов запаздывания.
Режим работы.
Алгоритм не инициирует обратный счет, но если по инициативе других алгоритмов на каскадный выход Y пришла команда отключения со значением начальных условий Yо, то значение Yо записывается во все ячейки памяти и внутренний таймер обнуляется. Команда отключения и величина Yо через каскадный вход Х транслируется предвключенному алгоритму.
Модификатор МР=00-12, масштаб времени МВ=00, 01.
Входы-выходы алгоритма ЗАП и его функциональная схема приведены ниже.
Входы-выходы алгоритма ЗАП
Номер |
Обозначение |
Вх-Вых |
Назначение |
01 |
Х |
Вход |
Основной вход (каскадный) |
02 |
Ссбр |
|
Команда сброса |
03 |
Сотс |
|
Команда отсчета |
04 |
Среж |
|
Выбор режима |
05 |
Т |
|
Период отсчета |
01 |
Y |
Выход |
Основной выход (каскадный) |
02 |
Dотс |
“ |
Признак отсчета |