4.6 Статические запоминающие устройства

Область применения относительно дорогостоящих статических ОЗУ в системах обработки информации определяется их высоким быстродействием. В частности, они широко используются в кэш-памяти, которая при сравнительно малой емкости должна иметь максимальное быстродействие.

Статические ОЗУ (SRAM), как правило, имеют структуру 2DM, часть их при небольшой информационной емкости строится по структуре 2D.

Запоминающими элементами статических ОЗУ служат триггеры с цепями установки и сброса. В связи с этим статические ОЗУ называют также триггерными. Триггеры можно реализовать по любой схемотехнологии (ТТЛ(Ш), И²Л, ЭСЛ, n-МОП, КМОП, AsGa и др.), соответственно которой существуют разнообразные схемы ЗУ. Различие в параметрах этих ЗУ отражает специфику той или иной схемотехнологии. В последнее время наиболее интенсивно развиваются статические ЗУ, выполненные по схемотехнологии КМОП, которая по мере уменьшения топологических норм технологического процесса приобретает высокое быстродействие при сохранении своих традиционных преимуществ.

Среди отечественных серий микросхем хорошо развитыми являются серии К537 технологии КМОП и К132 технологии n-МОП.

Запоминающий элемент ЗУ на n-МОП транзисторах (рис. 4.26, а) представляет собой RS-триггер на транзисторах Т1 и Т2 с ключами выборки ТЗ и Т4. При обращении к данному ЗЭ появляется высокий потенциал на шине выборки ШB_i (через i, j соответственно обозначены номера строки и столбца, на пересечении которых расположен ЗЭ_ij). Этот потенциал открывает ключи выборки (транзисторы ТЗ, Т4) по всей строке, и выходы триггеров строки соединяются со столбцовыми шинами считывания-записи. Одна из столбцовых шин связана с прямым выходом триггера (обозначена через D_j, другая - с инверсным (D_j). Через столбцовые шины можно считывать состояние триггера (штриховыми линиями показан дифференциальный усилитель считывания). Через них же можно записывать данные в триггер, подавая низкий потенциал логического нуля на ту или иную шину.

П ри подаче нуля на выход D_J снижается стоковое напряжение транзистора Т1, что запирает транзистор Т2 и повышает напряжение на его стоке. Это открывает транзистор Т1 и фиксирует созданный на его стоке низкий уровень даже после снятия сигнала записи. Триггер установлен в состояние логической единицы. Аналогичным образом нулевым сигналом по шине D_J можно установить триггер в нулевое состояние. При выборке строки со своими столбцовыми шинами соединяются все триггеры строки, но только одна пара шин связывается с выходными цепями считывания или входной цепью записи в соответствии с адресом столбца.

Резисторы r служат для уменьшения емкостных токов в моменты открывания ключевых транзисторов и реализуются как части диффузионных областей этих транзисторов.

В качестве нагрузки могут быть использованы двухполюсники, показанные на рис. 4.26, б. В первом случае это n-МОП транзистор со встроенным каналом и нулевым напряжением затвора, т. е. обычный элемент нагрузки в схемах с n-каналом.

Стремление к режиму микротоков привело к схеме с нагрузочным поли-кремниевым резистором (второй случай, нагрузка типа рис. 4.26, в). Высо-коомные нагрузочные резисторы изготовляются из поликристаллического кремния и пространственно расположены над областью транзисторов, что придает схеме также и высокую компактность. Режим микротоков нужен для кристаллов высокого уровня интеграции, но создает и ряд трудностей, в первую очередь низкую скорость переключения триггера (микротоки не в состоянии быстро перезаряжать паразитные емкости схемы) и маломощность выходных сигналов. Первый недостаток преодолевается тем, что триггер переключается под воздействием мощных сигналов записи информации через ключевые транзисторы, а не за счет только внутренних токов цепей обратных связей. Вторая особенность требует применения высокочувствительных усилителей считывания. Это объясняет использование так называемых усилителей-регенераторов в статических ЗУ (ранее они были характерны только для динамических).

З апоминающие элементы статических ОЗУ, выполненных по КМОП технологии, показаны на рис. 4.27, а. Эти элементы построены так же, как и элементы на n-МОП транзисторах, и не требуют дополнительных пояснений.

Выходной каскад с третьим состоянием

На рис. 4.27, б показан выходной каскад с третьим состоянием, используемый в КМОП ЗУ. Низкий уровень сигнала GS и высокий уровень сигнала R/W, означающие разрешение операции чтения, создают на выходе элемента ИЛИ-НЕ высокий уровень логической единицы, открывающий транзисторы ТЗ и Т4 и, тем самым, позволяющий нормально работать инвертору на транзисторах Т1 и Т2, через который данные передаются на выход. При всех иных комбинациях сигналов CS и R/W выход элемента ИЛИ-НЕ имеет низкий уровень логического нуля, при котором транзисторы ТЗ и Т4 заперты и выход DO находится в состоянии "отключено".

Внешняя организация и временные диаграммы статических ЗУ

В номенклатуре статических ЗУ представлены ИС с одноразрядной и словарной организацией. Внешняя организация статического ЗУ емкостью 64 Кбита (8К8) показана на рис. 4.28. Состав и функциональное назначение сигналов адреса А_12-0, выборки кристалла CS, чтения/записи R/W соответствуют рассмотренным выше сигналам аналогичного типа. Входы и выходы ИС совмещены и обладают свойством двунаправленных передач. Имеется также вход ОЕ разрешения по выходу, пассивное состояние которого (ОЕ = Н) переводит выходы в третье состояние. Работа ЗУ отображается таблицей (табл. 4.1).

Таблица 4.1

Функционирование ЗУ во времени регламентируется временными диаграммами, устанавливаемыми изготовителем. В основу кладутся определенные требования. Например, чтобы исключить возможность обращения к другой ячейке, рекомендуется подавать адрес раньше, чем другие сигналы, с опережением на время его декодирования. Адрес должен держаться в течение всего цикла обращения к памяти.

Затем следует подать сигналы, определяющие направление передачи данных и, если предполагается запись, то записываемые данные, а также сигналы выборки кристалла и, при чтении, разрешения выхода. Среди этих сигналов будет и стробирующий, т. е. выделяющий временной интервал непосредственного выполнения действия. Таким сигналом для разных ЗУ может служить как сигнал R/W, так и сигнал CS.

Статические ЗУ подразделяются на асинхронные и тактируемые. В тактируемых ЗУ к определенным сигначам (как правило, к сигналу CS) предъявляется требование импульсного характера, согласно которому после активизации сигнала он обязательно должен вернуться к пассивному уровню и только после этого возможна его активизация в следующем цикле обращения к памяти. В асинхронных ЗУ такие требования отсутствуют и, например, разрешение работы может производиться постоянным уровнем CS = L на протяжении множества циклов обращения к памяти.

П ример временных диаграмм для процессов чтения и записи в статическом ЗУ показан на рис. 4.29, а, б. На них показаны времена выборки относительно адреса t_A и выбора t_CS, длительности импульсов t\v различных сигналов и цикла адреса t_CY(A), задержка t_DZ перехода выхода из активного состояния в состояние отключено, времена предустановки t_SU и удержания t_H с указанием сигналов, для которых они отсчитываются. Приведено время восстановления t_REC(WR), отсчитываемое как необходимая пауза между повторениями активных интервалов сигнала WR.

Для правильного проектирования модулей памяти и использования в них конкретных микросхем необходимо также знать емкости их входов Q, выходов C_O, и предельно допустимую емкость нагрузки C_{L max}.

Статические ОЗУ энергозависимы - при снятии питания информация в триггерных запоминающих элементах теряется. Можно придать им искусственную энергонезависимость с помощью резервного источника .питания. Это наиболее пригодно для ЗУ на элементах КМОП, т. к. они в режиме хранения потребляют чрезвычайно малую мощность.

Для подключения к накопителю ЗУ резервного источника питания разработчики памяти рекомендуют схему, приведенную на рис. 4.30, а. В этой схеме напряжение резервного источника несколько ниже напряжения основного источника U_cc. В рабочем режиме накопитель питается от напряжения U_cc, при этом диод D1 проводит, а диод D2 заперт. При снижении рабочего напряжения к накопителю автоматически подключается источник резервного питания. При этом проводит диод D2, а диод D1 запирается, т. к. при малых значениях U_cc он попадает под обратное смещение.

П ри разработке микропроцессорных систем вариант (рис. 4.30, а) недостаточно надежен в связи со следующим обстоятельством. Напряжение питания системы U_CC вырабатывается источником, на выходе которого обычно имеется сглаживающий фильтр со значительной инерционностью. Поэтому при аварии питания напряжение U_CC не исчезает сразу, а относительно медленно снижается. На начальном этапе этого процесса система продолжает работать, но в ее работе возможны ошибки. Желательно быстрее отреагировать на аварию питания. Это достигается с помощью схем (рис. 4.30, б).

Здесь нарушение нормальной работы источника питания обнаруживается контролем напряжения переменного тока (АС - Alternate Current). Нарушение можно выявить за один-два периода переменного напряжения, пока постоянное напряжение U_CC еще не изменилось. Признак нарушения AC_low служит запросом прерывания для процессора CPU. Получив запрос, процессор выполняет подпрограмму обслуживания прерывания A (Interrupt А), в ходе которого передает содержимое своих регистров в стек накопителя (выполняет так называемое контекстное переключение) и заканчивает подпрограмму установкой триггера Т, что воздействует на обмотку реле, управляющего ключом. В результате память подключается к резервному источнику.

При восстановлении нормального питания признак AC_norm вызывает программу обслуживания прерывания В, в ходе которой из стека возвращаются в процессор данные для регистров процессора и сбрасывается триггер, что ведет к подключению памяти к основному источнику питания.

Статические ЗУ типа БиКМОП. Триггерные ЗУ- одно из основных направлений применения БиКМОП-технологии, в которой стремятся объединить достоинства схем на основе биполярных приборов и МОП-структур. Применительно к SRAM это реализация триггеров на схемах КМОП, а цепей выдачи данных, имеющих значительную емкостную нагрузку, с которой элементы типа КМОП справляются плохо, на биполярной схемотехнике (ЭСЛ или ТТЛШ). Повышенная сложность изготовления БиКМОП-схем и их удорожание могут быть скомпенсированы более высоким их быстродействием, эффективной работой на длинные линии и другими факторами.

Н а рис. 4.31 показана для примера ячейка двухпортового ЗУ с организацией 4К1 и временем доступа 4нс, выполненная по БиКМОП-технологии. Запоминающий триггер построен на транзисторах Т1...Т4. Его

выход подключен к базе биполярного транзистора Т6, который совместно с опорным транзистором Т7, общим для всех ячеек столбца, образует схему токового переключателя, характерного для ЭСЛ и способного с большой скоростью коммутировать ток из одного плеча в другое. Показанный условно источник тока реально выполняется так же, как и в обычных схемах ЭСЛ. Возможность быстро формировать сигналы в нагруженных цепях линий записи-считывания позволяет сохранить быстродействие на уровне, соответствующем внутренним частям ЗУ, в которых KМОП-схемы работают в условиях малых нагрузок.

Ячейка имеет две линии выборки - для чтения (ЛВ_ЧТ) и для записи (ЛВ_ЭП). Это позволяет записывать данные в невыбранные для чтения элементы одновременно со считыванием из других элементов, что характерно для двухпортовой памяти.

Питанием ячейки служит потенциал линии ЛВ_ЧТ. В отсутствие выборки для чтения этот потенциал невысок и любые переключения триггера не могут настолько повысить потенциал базы Т6, чтобы он открылся. Запись данных производится сигналом dbx при выборке ячейки по линии ЛВ_ЗП. Транзистор Т5 изготовляется как низкоомный, что позволяет ему диктовать состояние триггера.

Для чтения напряжение на линии ЛВ_ЧТ повышают на 0,55В. Если триггер хранит единицу, то ТЗ открыт, а Т4 заперт. Так как при этом перепад напряжения на ЛВ_ЧТ передается на базу Т6, он открывается, и ток I переключается из опорного транзистора Т7 в транзистор Т6. Напряжение на коллекторе Т7 повышается, что и служит входным сигналом чтения единицы для последующих каскадов усилителя чтения, обозначенных как УС. Если триггер хранит логический ноль, то ТЗ заперт и Т4 открыт. Ясно, что в этом случае перепад напряжения на линии ЛВ_ЧТ никак не повлияет на потенциал базы Т6, переключения тока I не возникнет и перепада выходного напряжения схемы не будет.