
- •Мови, рівні і віртуальні машини
- •Сучасні багаторівневі машини
- •Поняття архітектури пк
- •1.4. Розвиток комп’ютерної архітектури
- •Розвиток багаторівневих машин
- •Типи сучасних еом
- •Питання до лекції
- •2.1. Принципи розробки сучасних комп'ютерів
- •2.2. Паралелізм на рівні команд
- •2.3. Конвеєри
- •2.4. Суперскалярні архітектури
- •2.5. Паралелізм на рівні процесорів
- •2.6. Векторні комп'ютери
- •Блок управління
- •2.7. Мультипроцессори
- •2.8. Мультикомпьютери
- •Питання до лекції
- •3. Основи комп’ютерної організації : пам’ять
- •3.1. Ієрархічна структура пам'яті
- •3.2. Загальні відомості про пам'ять
- •3.4. Методи звертання до пам'яті
- •3.5. Модулі пам'яті
- •3.6. Ряди і банки пам'яті
- •3.8. Код з виправленням помилок
- •3. 9. Скільки потрібно пам'яті
- •Питання до лекції
- •4. Цифровий рівень побудови ом
- •4.1. Вентилі і булева алгебра
- •4.2. Булева алгебра
- •4.3. Реалізація булевих функцій
- •4.4. Еквівалентність схем
- •Основні цифрові логічні схеми Інтегральні схеми
- •4.5. Комбінаційні схеми
- •3 Входи і 8 виходів
- •4.6. Арифметичні схеми.
- •4.7. Тактові генератори
- •Питання до лекції
- •Цифровий рівень побудови ом.
- •5. Цифровий логічний рівень архітектури: пам’ять, мікропроцесори
- •5.2. Синхронні sr-защіпки
- •5.3. Синхронні d-защіпки
- •5.4. Тригери (flip-flops)
- •5.5. Регістри
- •5.6. Організація пам'яті
- •Тригер (б)
- •Кожний ряд представляє одне з 3-бітних слів. При операції зчитування і запису завжди зчитується або записується ціле слово
- •5.7. Мікросхеми пам'яті
- •5.9. Мікросхеми процесорів
- •Стрілочки указують вхідні і вихідні сигнали. Короткі діагональні лінії вказують на наявність декількох висновків.
- •Питання до лекції
- •6. Шини
- •6.1. Ширина шини
- •6.2. Синхронізація шини
- •6.3. Синхронні шини
- •6.5. Асинхронні шини
- •6.6. Арбітраж шини
- •6.7. Принципи роботи шини
- •Питання до лекції
- •7. Мікроархітектурний рівень
- •7.1. Приклад мікроархітектури
- •7.2. Тракт даних
- •В цьому розділі
- •Табліця 7.1. Деякі комбінації сигналів аллу і відповідні їм функції
- •7.3. Синхронізація тракту даних
- •7.4. Робота пам'яті.
- •7.5. Мікрокоманди
- •7.6. Управління мікрокомандами: Mic-1
- •7.7. Приклад архітектури команд: ijvm
- •7.8. Модель пам'яті ijvm
- •Питання до лекції
- •8. Рівень архітектури команд
- •8.1. Моделі пам'яті
- •8.2. Загальний огляд рівня архітектури команд
- •8.3. Властивості рівня команд
- •8.4. Регістри
- •8.5. Команди
- •8.6. Загальний огляд рівня команд машини Pentium II
- •8.8. Загальний огляд рівня команд системи ultrasparc II
- •8.9. Загальний огляд віртуальної машини Java
- •8.10. Типи даних
- •8.11. Числові типи даних
- •8.12. Нечислові типи даних
- •8.13. Типи даних процесора Pentium II
- •Підтримувані типи відмічені хрестом (х)
- •8.14. Типи даних машини UltraSparc II
- •8.16. Типи даних віртуальної машини Java
- •8.17. Формати команд
- •Питання до лекції
- •9. Адресація
- •9.1. Способи адресації
- •9.2. Безпосередня адресація
- •9.3. Пряма адресація
- •9.4. Регістрова адресація
- •9.5. Непряма регістрова адресація
- •Лістинг 9.1 - Програма на асемблері для обрахунку суми елементів масиву.
- •9.6. Індексна адресація
- •Листинг 9.2. Програма на мові асемблера для обчислення операції або від (Аі і Ві ) для масиву з 1024 елементів.
- •9.7. Відносна індексна адресація
- •9.8. Стекова адресація
- •9.9. Зворотній польський запис
- •9.10. Обчислення формул в зворотнім польськім записі
- •Питання до лекції
7.3. Синхронізація тракту даних
Як відбувається синхронізація цих дій, показано на рис. 7.2. Тут на качану шкірного циклу генерується короткий імпульс. Він може видаватися падаючим генератором. На задньому фронті імпульсу встановлюються біти, які запускатимуть всі вентилі. Цей процес займає певний відрізок годині Δw. Потім вибирається регістр, і його значення передається на шину В. На це потрібен година Ах. Потім АЛЛУ і схема зрушення починають оперувати такими, що поступили до ним даними. Після проміжку Δσ вихідні сигнали АЛЛУ і схеми зрушення стабілізуються. Протягом наступного відрізка Δz результати проходять по шині С до регістрів, куди сморід завантажуються на наростаючому фронті наступного імпульсу. Завантаження повинне запускатися фронтом сигналу і здійснюватися миттєво, так що навіть в разі змін яких-небудь вхідних регістрів змини в шині С відбуватимуться тільки після повного завантаження регістрів. На наростаючому фронті імпульсу регістр, що запускає шину В, припиняє свою роботу і чекає наступного циклу. На рис. 7.2 згадані регістри МРС і MIR, а також пам'ять. Їх призначення ми обговоримо трохи пізніше.
Важливо усвідомлювати, що хоча в, тракті даних немає ніяких елементів, що запам'ятовують, для проходження сигналу по ньому потрібний певний годину. Зміна значення на шині В викликає зміни на шині С не відразу, а тільки через деякий годину (це пояснюється затримками на шкірному кроці). Отже, теж якщо один з вхідних регістрів змінюється, нове значення буде збережено в регістрі задовго до того, як старе (і вже неправильне) значення цього регістра, поміщене на шину В, зможе досягти АЛЛУ.
Регістри загружаються Вхідний сигнал з шини С і пам’яті на
схеми здвигу стабільний наростаючому фронті
синхронізуючого
сигналу
Цикл починається
тут Цикл 1 Цикл 2
∆w ∆x ∆y ∆z
Тут доступний
Встановлення АЛУ і схема регістр МРС
сигналів для запуску здвигу
тракту даних
Тут нове значення МРС
Регістр Н Перехід сигналу використовується для
і шина В із схеми здвигу в регістр МІR нової
в регістр мікросхеми
Рис. 7.2. Часова діаграма циклу тракта даних
Для такої розробки потрібна жорстка синхронізація і досить довгий цикл; повинна бути відома мінімальна година проходження сигналу через АЛЛУ; регістри повинні завантажуватися з шини С дуже швидко. Якщо підійти до цього питання з особливою увагою і обережністю, можна зробити так, щоб тракт даних функціонував правильно.
Цикл тракту даних можна розбити на під циклі. Почало під циклу t запускається заднім фронтом синхронізуючого сигналу. Нижче показане, що відбувається під година шкірного з під циклів. В дужках приводитися довжина підциклу.
1. Встановлюються сигнали управління (Δw).
2. Значення регістрів завантажуються на шину В (Δυ).
3. Відбувається робота АЛЛУ і схеми зрушення (Δσ).
4. Результати проходять по шині С назад до регістрів (Δz).
На наростаючому фронті наступного циклу результати зберігаються в регістрах.
Ніяких зовнішніх сигналів, вказуючих на качан і кінець під циклу і повідомляючи ЯСКРАВО-ЧЕРВОНИЙ, коли потрібно починати роботу і коли потрібно передавати результати на шину С. Насправді АЛЛУ і схема зрушення працюють постійно. Проте їх вхідні сигнали недійсні протягом періоду Δw+Δx. Так саме їх вихідні сигнали недійсні протягом періоду Δw+ Δυ+Δσ. Єдиними зовнішніми сигналами, що управляють трактом даних, є задній фронт синхронізуючого сигналу, з якого починається цикл тракту даних, і наростаючий фронт синхронізуючого сигналу, який завантажує регістри з шини С. Границі під циклів визначаються тільки часом проходження сигналу, тому розробники тракту даних повинні всі дуже чітко розрахувати.