5.5. Регістри

Існують різні конфігурації тригерів. На малюнку 5.7 а зображена схема, що містить два незалежних D-тригери із сигналами попередньої установки й очищення. Хоча ці два тригери знаходяться на одній мікросхемі з 14 виводами, вони не пов'язані між собою. Зовсім по-іншому побудований восьмирозрядний тригер, зображений на рис. 5.7 б. Тут, на відміну від попередньої схеми, у восьми тригерів немає виходу і ліній попередньої установки і всі синхронізуючі лінії пов'язані разом і керуються виводом 11. Ці тригери того ж типу, що і на рис. 5.6 г, але інвертуючи входи анулюються інвертором, що пов'язаний з виводом 11, тому тригери запускаються при переході від 0 до 1. Усі вісім сигналів очищення також об'єднані, тому коли вивід 1 переходить у стан 0, усі тригери також переходять у стан 0. Вивід 11 інвертується на вході, а потім інвертується знову при кожному сигналі СК, внаслідок недостатньої потужності вхідного сигналу для запуску всіх восьми тригерів; і вхідний інвертор використовується як підсилювач.

Одна з причин об'єднання ліній синхронізації і ліній очищення в мікросхемі на рис. 5.7 б – економія виводів. З іншого боку, мікросхема даної конфігурації відрізняється від восьми незв'язаних тригерів. Ця мікросхема використовується в якості одного 8-розрядного регістра. Дві такі мікросхеми можуть працювати паралельно, утворити 16-розрядний регістр. Для цього потрібно зв'язати відповідні виводи 1 і 11.

5.6. Організація пам'яті

Отже, було розглянуто перехід від простої пам'яті в 1 біт (див. рис. 5.3) до 8-розрядної пам'яті (див. рис. 5.7 б), але щоб побудувати пам'ять великого об’єму, необхідний інший спосіб організації, при якому можна звертатися до окремих слів. Приклад організації пам'яті, що задовольняє цьому критерієві, показаний на рис. 5.8. Ця пам'ять містить чотири 3-бітних слова. Кожна операція зчитує або записує ціле 3-бітне слово. Хоча загальний об’єм пам'яті (12 бітів) ненабагато більший за 8-розрядний тригер, така пам'ять вимагає меншої кількості виводів, і, що особливо важливо, подібна організація може бути застосована при побудові пам'яті великого об’єму.

а) б)

Рис. 5.7 - Два D-тригери (а); восьмирозрядний

Тригер (б)

Розглянемо структуру пам'яті, зображену на рис. 5.8. Вона є дуже простою завдяки своїй регулярній структурі. Вона містить 8 вхідних ліній (3 входи для даних – І₀, І₁ та І₂; 2 входи для адрес – А₀ і А₁; 3 входи для керування – CS (Chip Select – вибір елемента пам'яті), RD (для розходження між зчитуванням і записом) і ОЕ (Output Enable – дозвіл видачі вихідних сигналів)) і 3 вихідні лінії для даних – О₀, O₁ і О₂. Таку пам'ять можна розмістити в корпусі з 14 виводами (включаючи живлення і “землю”), а 8-розрядний тригер вимагає наявності 20 виводів.

Для вибору мікросхеми пам'яті, зовнішня логіка повинна встановити CS на 1, а також встановити RD на 1 для читання і на 0 для запису. Дві адресні лінії повинні вказувати, яке з чотирьох 3-бітних слів потрібно зчитувати або записувати. При операції зчитування вхідні лінії для даних не використовуються. Вибирається слово і видається на вихідні лінії для даних. При операції запису біти, що знаходяться на вхідних лініях для даних, завантажуються в обране слово пам'яті; вихідні лінії при цьому не використовуються.

Розглянемо, як працює пам'ять, зображена на рис. 5.8. Чотири вентилі І для вибору слів у лівій частині схеми формують декодер. Вхідні інвертори розташовані так, що кожний вентиль запускається визначеною адресою. Кожний вентиль пускає в хід лінію вибору слів (для слів 0, 1, 2 і 3). Коли мікросхема повинна зробити запис, вертикальна лінія одержує значення 1, запускаючи один з 4 вентилів запису. Вибір вентиля залежить від того, яка саме лінія вибору слів дорівнює 1. Вихідний сигнал вентиля запису запускає

Рис. 5.8 - Логічна блок-схема для пам'яті 4х3.