11. Построение центрального процессора на базе микропроцессора Intel 8086.

Построение блока центрального процессора. При разра­ботке структуры блока ЦП (рис. 2.12) возникают три задачи:

• разделения (демультиплексирования) шины адреса/ Данных (ШАД);

• буферирования шины адреса (ША) и шины данных (ШД);

• формирования системных управляющих сигналов для блоков памяти и внешних устройств.

Первая задача решается с помощью тристабильных регист­ровых схем, выполняющих функции адресной защелки. Так как сигнал ВНЕ формируется в том же интервале времени, что и адресные сигналы, то его также необходимо зафиксировать в за­щелке. Поэтому на рис. 2.12 показана схема 21-разрядного реги­стра адреса.

Рис. 2.12. Пример построения центрального процессора на базе МП Intel 8086

Вторая задача решается с помощью двунаправленных шинных формирователей с тремя устойчивыми состояниями, ко­торые усиливают сигналы системной шины данных.

Третья задача может быть решена с помощью комбинаци­онных логических схем, которые формируют требуемые управ­ляющие сигналы на основе сигналов RD, WR и М/IO, вырабаты­ваемых МП. Если в системе используется адресное пространство ввода-вывода, изолированное от пространства памяти, то целе­сообразно сформировать сигналы, аналогичные сигналам на вы­ходах системного контроллера. Если же в микропроцессорной системе ввод-вывод организован с отображением на память, то сигнал М/IO не используется, и на ЗУ и ВУ подаются сигналы RD и WR после усиления.

Используемые усилители и формирователи должны обес­печивать три выходных состояния, чтобы можно было организо­вать прямой доступ к памяти (ПДП). В этом случае после пере­вода МП в состояние захвата усилители переходят в третье со­стояние по сигналу РМ (BUSEN), поступающему от контроллера ПДП. Если захват шин и обмен данными по каналу ПДП не пре­дусмотрен, то необходимость в таком переключении отпадает.

12. Подключение блоков памяти и внешних устройств при построении однопроцессорной системы на базе микропроцессора Intel 8086.

Подключение блоков памяти. При подключении ЗУ к шинам микропроцессорной системы необходимо обеспечивать передачу как двухбайтовых слов, так и отдельных байтов. С этой целью память выполняется в виде двух банков (рис. 2.13): млад­шего, подключаемого к линиям данных D7-D0 и содержащего байты с четными адресами (АО = 0), и старшего, соединенного с D15-D8 и содержащего байты с нечетными адресами (АО = 1). Чтобы каждое слово передавалось за один цикл шины, слова располагают только с четных адресов.

Напомним, что адресная линия АО совместно с линией раз­решения старшего банка ВНЕ обеспечивает следующие вариан­ты пересылок по шине данных:

АО = 0, ВНЕ = 0 - пересылается слово;

АО = 0, ВНЕ = 1 - пересылается только младший байт;

АО = 1, ВНЕ = 0 - пересылается только старший байт;

АО = 1, ВНЕ = 1 - устройство не выбрано.

Выработка сигнала ВНЕ и указанный порядок пересылок реализуются микропроцессором автоматически.

При чтении из ЗУ в любом случае на шину данных будет подаваться слово, из которого МП при необходимости выберет требуемый байт и поместит его в регистр, указанный в выпол­няемой команде. Поэтому сигналы ВНЕ и АО на постоянное ЗУ (ПЗУ, на рис. 2.13 - память программ) не подаются. При записи в ЗУ (на рис. 2.13 - память данных) необходимо различать стар­ший и младший байты, иначе может происходить разрушение информации, хранящейся в соседнем байте. Для этого сигналы ВНЕ и АО подаются на входы CSH и CSL выбора старшего и младшего банков ОЗУ.

Процесс обращения к ПЗУ стробируется сигналом MEMR, а к ОЗУ - сигналами MEMR и MEMW, объединенными с помо­щью логического элемента И-НЕ.