- •Цифровые сигнальные процессоры
- •Содержание
- •1. Архитектура adsp-2181
- •1.1. Описание выводов процессора
- •1.2. Структурная схема adsp-2181
- •Генераторы адресов данных dag1 и dag2, регистр команд instruction register и программный конвейер program sequencer.
- •1.3. Память программ
- •1.4. Память данных
- •1.5. Функциональная схема alu
- •1.6. Функциональная схема мас
- •1.7. Функциональная схема shifter
- •Значения выходного кода сдвигателя при различных значениях
- •1.8. Функциональная схема программного конвейера
- •1.9. Система прерываний
- •1.9.3. Конфигурирование прерываний.
- •1.10. Регистры состояния и стек состояния
- •1.11. Передача данных
- •1.11.1. Генераторы адресов
- •1.11.2. Узел обмена данными
- •1.12. Последовательные порты
- •1.12.1. Общие сведения
- •1.12.2. Программирование sport
- •Функциональное назначение конфигурационных регистров
- •1.12.3. Пример конфигурирования последовательных портов
- •{Программа инициализации sport0, sport1}
- •1.12.4. Сжатие данных
- •1.12.5. Автобуферизация
- •1.12.6. Пример программирования автобуферизации
- •1.12.7. Многоканальность
- •1.13. Таймер
- •1.14. Системный интерфейс
- •1.14.1. Сигналы синхронизации
- •Состояние регистров процессора после сброса и перезагрузки
- •Состояние регистров bdma после сброса и перезагрузки
- •1.14.2. Внешние прерывания
- •1.14.3. Флажковые биты
- •1.14.4. Режим энергосбережения
- •1.15. Контроллер прямого доступа к байтовой памяти (bdma)
- •1.15.1. Общие сведения
- •1.15.2. Регистры управления bdma
- •1.15.3. Функционирование bdma
- •1.15.4. Загрузка программ с помощью bdma
- •1.16. Порт idma
- •1.16.1. Сигналы idma
- •1.16.2. Функционирование idma
- •1.16.3. Загрузка программ с помощью idma
- •1.17. Система команд
- •1.17.1. Общие сведения
- •1.17.2. Методы адресации
- •1.17.3. Условные обозначения
- •1.17.4. Команды пересылки данных
- •1.17.5. Команды alu
- •Б) вычитание X-y/вычитание X-y с заемом
- •1.17.6. Команды мас
- •1.17.7. Команды shifter
- •Допустимые регистры xop и условия cond см. П. 1.17.7.А.
- •Допустимые регистры xop и условия cond см. П. 1.17.7.А.
- •Допустимые регистры xop и условия cond см. П. 1.17.7.А.
- •Допустимые регистры xop и условия cond см. П. 1.17.7.А.
- •Допустимые регистры xop см. П. 1.17.7.А.
- •Допустимые регистры xop см. П. 1.17.7.А.
- •1.17.8. Команды управления потоком программы
- •Допустимые условия cond:
- •Допустимые условия cond см. П. 1.17.8.А.
- •1.17.9. Многофункциональные команды
- •1.17.10. Прочие команды
- •1.18. Инструментальные средства разработки программного обеспечения
- •1.18.1. Инструментальные средства для dos
- •1.18.2. Инструментальные средства для windows
- •1.18.3. Создание проекта в VisualDsp
- •1.18.4. Загрузка программы в ez-kit Lite
- •1.19. Примеры программирования в среде VisualDsp
- •1.19.1. Формирование эхо-сигнала
- •Architecture(adsp-2181) // определение типа процессора
- •1.19.2. Эмуляция интерфейса rs-232
- •1.19.3. Эмуляция интерфейса rs-232 (смешанный вариант)
- •Architecture(adsp-2181) // определение типа процессора
- •2. Архитектура системы на основе adsp-2181
- •2.1. Структурная схема вычислительной (управляющей)
- •2.2. Цепи синхронизации и запуска процессора
1.11. Передача данных
Передачей данных в/из процессора управляют генераторы адресов DAG1, DAG2 (см. п. 1.2). Передачей данных с одной магистрали на другую (PMD – DMD) управляет узел обмена данными BUS EXCH (см. п. 1.2).
1.11.1. Генераторы адресов
DAG1 и DAG2 работают независимо, поэтому возможен одновременный доступ как к ПД, так и к ПП. Адресные генераторы обеспечивают косвенную адресацию данных, оба выполняют адресную модификацию (пост-инкрементную или пост-декрементную), оба поддерживают кольцевые буферы. Но DAG1 генерирует адреса только для ПД, зато может производить реверс бит адреса (см. п. 1.10). DAG2 генерирует адреса и для ПД, и для ПП, но не может производить реверс бит адреса .
Каждый генератор содержит по четыре 14-битных регистра следующих типов: модификации (М), индексный (I) и длины (L). Каждый из этих регистров может быть прочитан и записан через DMD шину.
Индексные регистры (I0-I3 в DAG1, I4-I7 в DAG2) содержат адреса для доступа к памяти. При использовании косвенной адресации эти адреса выдаются на адресные шины процессора (DMA и/или РМА). После осуществления косвенной пересылки данных индексные регистры подвергаются пост-модификации с помощью регистров модификации.
Это означает, что к содержимому, выбранного в команде индексному регистру, после ее выполнения прибавляется содержимое, выбранного регистра модификации. Для модификации регистров I0-I3 может быть использован любой из регистров М0-М3, а для модификации регистров I4-I7 – любой из регистров М4-М7. Нельзя только смешивать индексные и модификационные регистры DAG1 и DAG2. Для примера запишем команду пересылки данных из ПД в регистр АХ0: АХ0 = DM(I0, M3). Адресом операнда является содержимое индексного регистра I0 до пересылки. После пересылки к содержимому I0 прибавляется содержимое М3.
В регистрах модификации хранятся числа со знаком, поэтому может быть осуществлена как пост-инкрементная адресация, так и пост-декрементная адресация.
В зависимости от содержимого регистров длины буфера (L0-L3 в DAG1 и L4-L7 в DAG2) адресные генераторы поддерживают как линейную адресацию, так и кольцевую адресацию. Если какой-либо регистр длины содержит нуль, то соответствующий ему индексный регистр обеспечивает линейную адресацию. В противном случае (регистр длины содержит ненулевое значение) поддерживается кольцевая адресация.
Обычно для реализации кольцевой адресации в соответствующий регистр длины записывается длина буфера (массива) данных. Тогда, если в результате очередного пост-инкремента содержимое индексного регистра выйдет за пределы буфера, то в индексный регистр записывается начальный адрес буфера.
После сброса процессора содержимое всех регистров DAG1 и DAG2 не определено, поэтому перед использованием косвенной адресации они должны быть программно инициализированы, например, следующим образом:
I3 = 0x3800; {инициализация индексного регистра}
M2 = 0; {модификация отсутствует}
L3 = 0; {объявлен линейный буфер}
{содержимое ячейки памяти 0х3800 пересылается в регистр АХ0}
AX0 = DM(I3, M2);
Средства разработки программного обеспечения процессора ADSP-2181 [2] поддерживают работу с отдельными переменными и массивами переменных как линейными, так и кольцевыми. Так массив объявляется следующей директивой:
.VAR/DM coefficients[128];
В памяти данных (DM) объявлен массив из 128 16-битных слов с именем coefficients. Специальные операторы ^ и % возвращают начальный адрес и длину массива соответственно. Ниже представлен пример их использования:
I0 = ^ coefficients; {инициализация указателя на начало массива}
L0 = 0; {объявлен линейный буфер}
MX0 = DM(I0, M0); {загрузка регистра МХ0 из буфера}
В примере в регистр МХ0 загружается первый элемент буфера coefficients, который располагается в ПД. Если бы было необходимо сделать только это, то достаточно было записать MX0 = DM(coefficients);. Но, если необходимо пересылать в цикле значения всех элементов буфера, то необходимо инициализировать регистр М0 и вставить третий оператор примера в тело соответствующего цикла.
Объявление простой переменной является частным случаем объявления массива:
.VAR/DM coefficient;
Для работы с кольцевым буфером должны быть сделаны некоторые шаги. Во-первых, буфер должен быть объявлен с зарезервированным словом CIRC:
.VAR/DM/CIRC coefficient[128];
Во-вторых, должны быть проинциализированы соответствующие регистры - индексный, длины и модификации:
I0 = ^ coefficients; {инициализация указателя на начало массива}
L0 = %coefficients; {объявлен кольцевой буфер}
М0 = 1; {инкремент на один адрес после пересылки}
В-третьих, в тело цикла должен быть вставлен оператор:
MX0 = DM(I0, M0); {загрузка регистра МХ0 из буфера}
В результате после каждого очередного выполнения этого оператора содержимое регистра I0 будет указывать на следующий элемент буфера coefficients. После считывания последнего элемента содержимое регистра I0 будет указывать на первый элемент буфера coefficients.