А.В. КОМАРОВ

Цифровые сигнальные процессоры

ОБНИНСК 2003

Комаров А.В. Цифровые сигнальные процессоры. – Обнинск, 2003, - 141 с.

Настоящее издание является учебным курсом для изучения архитектуры цифровых сигнальных процессоров (и систем на их основе) на примере процессора ADSP-2181. Пособие поддерживает кур­с Процессоры цифровой обработки сигналов, который обычно читается студентам спе­ци­альности 22.01 - Вычислительные машины, комплексы, системы и сети.

Пособие содержит две главы. В первой главе рассматриваются особенности структурной схемы ADSP-2181, его система команд, а также примеры программирования. Во второй главе рассматриваются методы создания микропроцессорной системы на основе ADSP-2181.

Настоящий конспект лекций может быть полезен не только для студентов специальности 22.01, но и для всех желающим познакомиться с основами разработки аппаратных средств и программного обеспечения цифровых сигнальных процессоров.

Содержание

1. АРХИТЕКТУРА ADSP-2181………………………………………. 5

1.1. Описание выводов процессора…………………………………. 5

1.2. Структурная схема ADSP-2181………………………………… 7

1.3. Память программ………………………………………………... 11

1.4. Память данных…………………………………………………... 12

1.5. Функциональная схема ALU …………………………………… 13

1.6. Функциональная схема MAC…………………………………… 15

1.7. Функциональная схема SHIFTER………………………………. 17

1.8. Функциональная схема программного конвейера…………….. 22

1.9. Система прерываний…………………………………………….. 28

1.9.1. Общие сведения…………………………………………….. 28

1.9.2. Последовательность обслуживания прерываний………… 29

1.9.3. Конфигурирование прерываний…………………………… 29

1.10. Регистры состояния и стек…………………………………….. 31

1.11. Передача данных……………………………………………….. 34

1.11.1. Генераторы адресов……………………………………….. 35

1.11.2. Узел обмена данными…………………………………….. 36

1.12. Последовательные порты……………………………………… 37

1.12.1. Общие сведения…………………………………………… 37

1.12.2. Программирование SPORT……………………………….. 40

1.12.3. Пример конфигурирования последовательных портов… 43

1.12.4. Сжатие данных…………………………………………….. 44

1.12.5. Автобуферизация………………………………………….. 45

1.12.6. Пример программирования автобуферизации…………... 46

1.12.7. Многоканальность…………………………….…………... 47

1.13. Таймер…………………………………………………………... 48

1.14. Системный интерфейс…………………………………………. 50

1.14.1. Сигналы синхронизации………………………………….. 51

1.14.2. Внешние прерывания……………………………………... 53

1.14.3. Флажковые биты…………………………………………... 54

1.14.4. Режим энергосбережения…………………………………. 54

1.15. Контроллер прямого доступа к байтовой памяти (BDMA)…. 56

1.15.1. Общие сведения…………………………………………… 56

1.15.2. Регистры управления BDMA……………………………... 57

1.15.3. Функционирование BDMA……………………………….. 57

1.15.4. Загрузка программ с помощью BDMA…………………... 58

1.16. Порт IDMA……………………………………………………... 59

1.16.1. Сигналы IDMA…………………………………………….. 59

1.16.2. Функционирование IDMA………………………………... 60

1.16.3. Загрузка программ с помощью IDMA…………………… 60

1.17. Система команд………………………………………………… 61

1.17.1. Общие сведения…………………………………………… 61

1.17.2. Методы адресации……………………………………….... 62

1.17.3. Условные обозначения……………………………………. 63

1.17.4. Команды пересылки данных……………………………… 64

1.17.5. Команды ALU……………………………………………... 70

1.17.6. Команды MAC…………………………………………….. 79

1.17.7. Команды SHIFTER………………………………………... 82

1.17.8. Команды управления потоком программы……………… 88

1.17.9. Многофункциональные команды………………………… 92

1.17.10. Прочие команды…………………………………………. 98

1.18. Инструментальные средства разработки программного обеспечения. 101

1.18.1. Инструментальные средства для DOS…………………… 101

1.18.2. Инструментальные средства для WINDOWS…………… 102

1.18.3. Создание проекта в VisualDSP…………………………… 102

1.18.4. Загрузка программы в EZ-KIT Lite………………………. 103

1.19. Примеры программирования в среде VisualDSP…………….. 104

1.19.1. Формирование эхо-сигнала………………………………. 104

1.19.2. Эмуляция интерфейса RS-232……………………………. 112

1.19.3. Эмуляция интерфейса RS-232 (смешанный вариант)…... 124

2. АРХИТЕКТУРА СИСТЕМЫ НА ОСНОВЕ ADSP-2181………….. 131

2.1.Структурная схема вычислительной (управляющей) системы на основе ADSP-2181 131

2.2. Цепи синхронизации и запуска процессора……………………. 133

ПРИЛОЖЕНИЕ 1. ФОРМАТ РЕГИСТРОВ УПРАВЛЕНИЯ………... 134

П1.1. System control register………………………………………….. 134

П1.2. Data memory waitstate register…………………………………. 134

П1.3. SPORT0 autobuffer control register……………………………. 135

П1.4. SPORT0 control register………………………………………... 135

П1.5. SPORT1 autobuffer control register……………………………. 136

П1.6. SPORT1 control register……………………………………….. 137

П1.7. Programmable flags & Composite select control………………. 137

П1.8. Programmable flag data………………………………………… 138

П1.9. BDMA word count……………………………………………… 138

П1.10. BDMA control………………………………………………… 138

П1.11. BDMA external address……………………………………….. 139

П1.12. BDMA internal address……………………………………….. 139

П1.13. IDMA control………………………………………………….. 139

П1.14. ICNTL register………………………………………………… 140

П1.15. IMASK register………………………………………………... 140

П1.16. IFC register……………………………………………………. 140

ЛИТЕРАТУРА…………………………………………………………... 141