4.2.11 Побудова функціональної схеми керуючого автомата.
•
1
&
&
•
1
&
&
&
•
•
&
•
1
•
&
&
1
&
46
4.3 Проектування керуючого автомата, який забезпечує управління обчислювальним
пристроєм, що реалізує операцію ділення
4.3.1 Побудова функціональної схеми обчислювального пристрою, що виконуватиме
операцію ділення
1
На схемі RGA – регістр, в якому накопичуються часткові залишки, а в кінці операції
ділення – залишок. Перед початком ділення цей регістр встановлюється в нуль керуючим
сигналом CLR(y1). Регістр RGQ – це регістр, в якому знаходиться n-розрядне ділене, що
записується туди за керуючим сигналом WR1(y2), а в кінці операції ділення - частка. Дільник
розрядністю n записується в регістр RGM за керуючим сигналом WR2(y3). Підрахунок кількості
циклів ділення виконується за допомогою лічильника СТ, відповідно до чого вибирається його
розрядність q. В лічильник перед початком операції за керуючим сигналом WR3(y4) записується
кількість циклів, що дорівнює розрядності діленого та дільника n. Для формування часткових
залишків використовується комбінаційний суматор (SM). Тригер Т1, який перед початком
операції скидається в 0 керуючим сигналом CLR(y1), використовується для зберігання старшого
розряду суматора, бере участь у формуванні кожної цифри частки та виробленні сигналу логічної
умови Х1 (перевірка знаків часткових залишків керуючим автоматом). Цифрово-буквенними
індексами на умовно-графічних позначеннях зазначені номери розрядів суматора, регістрів та лічильника,
а стрілками показаний напрямок зсуву кодів у регістрах.
Виконання операції ділення в цій схемі відбувається наступним чином. Керуючий
автомат аналізує знак часткового залишку (тригер Т1, в якому зберігається старший розряд
суматора SM). Якщо T1 дорівнює одиниці (логічна умова Х1), керуючий автомат виробляє
управляючий сигнал SHL(y5), за яким всі розряди регістрів RGA та RGQ зсуваються на одну
позицію вліво: А втрачається
переписується
n-1
, Qn-1
в A0. Далі керуючий автомат виробляє сигнал
ADD(y7), за яким виконується додавання вмісту регістрів RGA та RGM (дільник та частковий
залишок), а результат записується в RGA. Якщо T1 дорівнює нулю (логічна умова Х1), керуючий
автомат виробляє управляючий сигнал SHL(y5), за яким всі розряди регістрів RGA та RGQ
47
зсуваються на одну позицію вліво: А
втрачається
переписується
n-1
, Qn-1
в A0. Далі керуючий
автомат виробляє сигнали ADD(y7) та D(y6), за якими виконуються перетворення коду дільника з
прямого в доповняльний та додавання вмісту регістрів RGA та RGM (дільник та частковий
залишок), а результат записується в RGA. Таким чином виконується операція віднімання
дільника від часткового залишку.
Після завершення операції додавання або віднімання між дільником та частковим
залишком старший розряд суматора (знак часткового залишку) зберігається в тригері Т1 за
керуючим сигналом WR4(y8). Далі вміст тригера Т1 бере участь у формуванні чергової цифри
частки: вона формується в молодшому розряді RGQ за керуючими сигналами SHR(y9) та
SET Q0 (y10) та є інвертованим значенням вмісту Т1. Зміст лічильника циклів СТ зменшується на
одиницю за керуючим сигналом DEC(y11). Цей циклічний процес відбувається доти, поки в
лічильнику СТ не встановиться нуль (логічна умова Х2). По завершенню n циклів в регістрі RGA
формується залишок, а в RGQ – частка. Після завершення циклічного процесу перевіряється знак
залишку (логічна умова Х1) і якщо залишок виявиться від’ємним, відбувається операція
додавання залишку до дільника за керуючим сигналом ADD(y7). Це потрібно для формування
додатного залишку.
48
