Лекція 17
Тема: Суматори. Побудова та принципи дії напівсуматора, однорозрядного та багато розрядних суматорів.
План
Двійковий напівсуматор.
Однорозрядний суматор.
Паралельний багаторозрядний суматор.
Послідовний багато розрядний суматор.
1. Згідно визначення, вихідні сигнали двійкового напівсуматора повинні відповідати системі ФАЛ
s = x1’x0 + x1x0’, (17.1)
p = x1x0. (17.2)
Для її технічної реалізації потрібні елементи І та Виключне АБО.
Технічна реалізація виразу (17.1) наведена на рисунку 17.1.
Рисунок 17.1. – Структурна реалізація операції Виключне АБО (а) та її умовне позначення (б).
Виходячи з викладеного легко можна синтезувати логічну схему двійкового напівсуматора ( рисунок 17.2, а).
Рисунок 17.2. – Логічна схема напівсуматора (а) та його умовне графічне позначення (б).
2. Функціонування однорозрядного суматора визначається системою фал
s = (x1 x0)P-1’ + (x1 x0)’P-1 (17.3)
p = x1x0 + (x1 x0)P-1 (17.4)
Технічна реалізація даної ФАЛ може бути виконана на ЛЕ будь-якого типу. Розглянемо, наприклад, побудову однорозрядного суматора з використанням схем двійкових напівсуматорів (рисунок 17.3)
Рисунок 17.3 – Реалізація однорозрядного суматора за допомогою напівсуматорів.
Умовне графічне позначення однорозрядного суматора наведене на рисунку 17.4.
Рисунок 17.4. – Умовне графічне позначення однорозрядного суматора.
В багаторозрядному суматорі паралельної дії, згідно визначення, операції складання повинні виконуватися одночасно по всіх розрядах заданих двійкових чисел. З цього виходить, що такий суматор повинен мати окремі апаратні засоби для виконання складання в кожному розряді.
Розглянемо типову структуру 4-розрядного суматора, виконаного з використанням трьох однорозрядних суматорів та одного напівсуматора (рисунок 17.5). Розряди кодів складників подаються на відповідні входи суматорів, виходи суми яких приєднуються до перших входів логічних елементів І, що використовуються в якості вихідних ключів, на другі входи яких подається сигнал Z, що визначає момент зчитування результату. Вихід сигналу перенесення суматора нульового розряду подається на вхід перенесення суматора першого розряду і т.д.
Отже, для отримання на виході сигналу, що дорівнює реальній сумі вхідних кодів, необхідно, щоб сигнал перенесення послідовно сформувався на виходах суматорів всіх розрядів. Таким чином, незалежно від того, що для складання в кожному розряді використовується окремий суматор, реальний час виконання операції в даній схемі визначається послідовним перенесенням сигналу Р із розряду в розряд. Тому, результат, що може бути знятий на виході схеми через час, рівний часу складання в одному розряді, не буде реальним значенням потрібної суми.
Рисунок 17.5. – Структурна схема паралельного багато розрядного суматора з паралельним перенесенням.
Для виключення отримання хибного значення результату на виході схеми встановлені елементи І. Сигнал Z на виходах цих елементів повинен з’являтися не раніше, ніж після послідовної передачі сигналу перенесення по всіх розрядах суматорів.
Слід зазначити, що реально схеми багато розрядних суматорів складаються лише з однорозрядних суматорів, що дозволяє, використовуючи їх послідовне включення, збільшити розрядність кодів складників.
4. Операцію складання двох багато розрядних слів можна реалізувати за допомогою лише одного однорозрядного суматора. Цей суматор послідовно, розряд за розрядом, починаючи з молодшого, виконує операцію складання у відповідних розрядах. Однак отримане таким чином спрощення апаратних засобів призводить до суттєвого зниження швидкодії пристрою.
Розглянемо типову схему багато розрядного суматора послідовної дії (рисунок 17.6).
Для реалізації такого пристрою потрібні три регістри зсуву, один D-тригер та один однорозрядний суматор. При цьому входи синхронізації одного з регістрів зсуву та D-тригера повинні бути інверсними відносно входів двох інших регістрів зсуву.
Розглянемо роботу даної схеми. Для складання двох кодів вони попередньо повинні бути записані в регістри зсуву DD1 та DD2. При цьому неважливо, яким чином (послідовним чи паралельним) це виконувалося. Головною вимогою є таке розміщення коду в розрядних схемах регістрів, при якому в його старші розряди Qn записуються сигнали логічного 0, а в розряди Qn-1 – молодші розряди кодів складників.
Рисунок 17.6. – Структурна схема багаторозрядного суматора послідовної дії.
Отже, для складання двох n-розрядних кодів необхідні (n+1)-розрядні регістри. Зазначені умови розміщенні повинні виконуватись при використанні регістрів, що зсувають ліворуч.
Перед виконанням операції D-тригер повинен бути скинутим. Стан розрядних схем регістра DD5 прийому результату – байдужий.
Складання вимагає подачі на тактовий вхід пристрою n імпульсів синхронізації. Причому початковий перепад першого імпульсу синхронізації повинен бути активним для входів С регістрів DD1 та DD2 зберігання кодів складників.
По фронту імпульса синхронізації на входах Qn регістрів зсуву DD1 та DD2 з’являються значення молодших розрядів кодів складників (x0,y0), оскільки на виході Q D-тригера DD3 присутній нульовий сигнал, на виході однорозрядного суматора DD4 через час складання будуть сформовані сигнали суми і перенесення для молодших розрядівє по спаду імпульсу синхронізації отримані значення перепишуться відповідно в молодший розряд регістру зсуву DD5 та D-тригер DD3. Таким чином, до надходження наступного імпульсу синхронізації в D-тригері буде зберігатися сигнал перенесення, отриманий при складанні молодших розрядів заданих, кодів, а розряді Q0 регістру зсуву DD5 – молодший розряд суми.
Фронт другого імпульсу синхронізації перепише з Qn-1 розрядів регістрів зсуву DD1 та DD2 на входи однорозрядного суматора значення сигналів других розрядів кодів складників (x1,y1). Сумісно з сигналом перенесення, що знімається з виходу D-тригера, це призводить до формування на його виходах нових значень сигналів суми та перенесення, які по спаду імпульсу синхронізації перепишуться відповідно в регістр зсуву DD5 та D-тригер DD3 і т.д.