Бездітко О. М.

Методичний посібник для екзамену з навчальної дисципліни

"ОБЧИСЛЮВАЛЬНІ ТА МІКРОПРОЦЕСОРНІ ЗАСОБИ

В ЕЛЕКТРОННИХ АПАРАТАХ "

СТРУКТУРА МОДУЛЯ ЦЕНТРАЛЬНОГО ПРОЦЕСОРА

ТИПОВОГО ЕЛЕКТРОННОГО АПАРАТА

2012

ЗМІСТ

Вступ………………………………………………………………...3

1 Будова модуля процесора комп’ютерної системи…………….4

2 Структура базового центрального мікропроцесора………...13

3 Організація системного генератора сигналів………………...22

4 Формувач магістралі адреси мікросистеми………………......25

5 Формувач магістралі даних мікросистеми……………….......27

6 Системний контролер магістралі керування………...............28

Висновки………..............................................................................31

ВСТУП

Модульність мікропроцесорної системи передбачає склад пристроїв мікроелектронних виробів (типових мікропроцесорів та мікросхем різних ступенів інтеграції) у вигляді окремих функціональних модулів, які орієнтовані на виконання певних функцій обчислювальних та програмно керуючих дій. В сучасних комп’ютерних системах функціональні модулі конструктивно не відокремлені від інших, але їх призначення спеціалізоване на виконання відповідних дій. Модулі, як відомо, характеризуються зі структурної сторони та з боку програмування. Магістральність мікропроцесорних модулів є структурною складовою, а мікропрограмованість проявляється їх адаптацією до певних умов під програмно ініційованою дією.

Ґрунтовно структурована монографія складена з відносно відомих питань будови структурної схеми центрального процесорного модуля мікропроцесорної системи. Але висвітлення усіх питань виконано під кутом авторського зору на проблему спрощення розуміння подальшого використання в структурі будови обчислювальних пристроїв зі збереженням модульності, магістральності, мікропрограмованості. Структурно архітектурні особливості, які були запроваджені розробниками складних мікропроцесорних виробів, передбачені на фізичну сумісність в роботі окремих мікросхем, що, безумовно, спрощує проектування окремих модулів комп’ютерної системи. Такі питання ураховані автором при висвітленні окремих розділів, але у багатьох випадках привнесені свої погляди на присутність в мікропроцесорах певних операційних пристроїв, структура яких ще не висвітлена в існуючих джерелах.

Приводом до напису цього працеутворення є стверджиність автора в схемотехніці будови складних мікропроцесорних обчислювальних пристроїв, але основна призначеність цього матеріалу є передача досвіду студентам, які навчаються на старших курсах зі спеціальності Комп’ютерна інженерія. Посібник буде корисним при підготовці до екзамену з дисципліни Комп’ютерні системи.

Творчого натхнення та успіхів Вам! З повагою О. М. Бездітко.

1 Будова модуля процесора комп’ютерної системи

Головним операційним пристроєм мікропроцесорної чи комп’ютерної системи є модуль центрального процесора, який виконує основну обчислювальну функцію по виконанню та реалізації певних обчислювальних алгоритмів. Функція процесора по обчисленню визначається виконанням відповідної програми в комп’ютерній в системі, яка, до речі, будується користувачем. Процесорний модуль виконує ряд важливих допоміжних функцій по організації обчислювального процесу. Це організація часових шинних циклів по передачі даних від пам'яті даних в процесор і навпаки – передача результатів обчислень в пам'ять. Звернення процесора до портів введення-виведення даних супроводжується завдяки організації циклів читання – запису портів.

Передача командного потоку в процесор від програмного сегменту є необхідним атрибутом програмного обчислення, що відображає принцип програмного керування в мікропроцесорній системі. З цією метою головний процесор будує цикли передачі команд від зовнішньої пам'яті. Джерелом адреси команд в програмній пам’яті є лічильник команд, який утворює природній порядок виконання команд в головному мікропроцесорі.

Процесорний модуль сприймає зовнішні запити немаскованих та маскованих переривань. Випадку виконання умови переривання головного процесора останній закінчує виконання текучої команди, а потім по типовому складному алгоритму входить в режим переривання. Перериваюча процедура складена з таких команд як і основна програма, тому її виконання не відрізняється від роботи процесора по основній програмі.

Блокований стан головного процесора передбачає передачу блоку даних між зовнішнім периферійними пристроями та фізичною пам’яттю комп’ютерної системи, Перехід процесора в стан блокованої зупинки запроваджується по певних запитах від контролера прямого доступу до пам'яті. В блокованому стані процесор не виконує команд програми, але за час його простою пересилка блоку даних великої ємності реалізована так, що передачу блока даних за перериваннями була б значно тривалішою.

Режим роботи головного мікропроцесора з очікуванням готовності зовнішнього пристрою до обміну даними зі швидкодіючим процесором реалізовано на архітектурному рівні за вдяки тестування головним мікропроцесором лінії готовності, У випадку неготовності між третім та четвертими станам цикла магістралі вкладаються такти очікування готовності. Такий механізм мікропроцесора синхронізує роботу інерційного периферійного пристрою зі швидкодіючим центральним мікропроцесором. Сигнал готовності для головного мікропроцесора синхронізовано в системному генераторі, яки входить в склад модуля процесора.

Передбачена робота головного процесора в двох режимах - мінімальному та максимальному. Режим роботи перед роботою мікропроцесорної системи апаратно програмується за рахунок подачі певної напруги на відповідний зовнішній вивід. Робота в обох режимах багато у чому подібна, але є певна різниця. Мінімальний режим запроваджено для будови простих мікросистем без використання режиму багатопроцесорного обчислювача. Командні сигнали шини керування формує сам головний мікропроцесор. Для максимального режиму роботи окремі сигнали на штирьових виводах мікропроцесора мають інше призначення, командна магістраль формується зовнішньою схемою контролера магістралі. Максимальний режим призначено для будови процесорного модуля складної мультимікропроцесорної системи.

Для будови процесорного модуля режиму роботи мікросистеми в максимальній конфігурації, як показано на малюнку зверху, необхідно декілька мікропроцесорних схем з загальним числом вісім, серед яких є прості мікросхеми. Головна мікросхема – це обчислювальний мікропроцесор DD2:К1810ВМ86, у якому розміщено увесь обчислювальний ресурс. Допоміжна мікросхема системного генератора DD1:К1810ГФ84 забезпечує правильну роботу по часовим мікротактам не тільки головного мікропроцесора, але і всієї мікропроцесорної системи.

Формувач магістралі адреси побудовано на трьох мікросхемах реггісту пам’яті DD3-DD5:КР580ИР82. Запис адреси фізичної пам'яті чи портів введення-виведення в регістр виконується по стробу від контролера магістралі на першому мікротакті магістрального циклу. Виходи регістрів використовуються для керування роботою дешифраторів вибору мікросхем пам'яті та портів.

Магістраль даних поділена на дві частини розрядністю в один байт – молодшу та старшу, які, до речі, мають схемний інтерфейс з банками пам'яті та портів. Дві мікросхеми двонаправленого буфера DD6, DD7:КР580ВА86 являють основу формувача шини даних. Керування роботою формувача зі сторони процесора полягає в виборі шинних драйверів та в визначенні напрямку передачі даних. У випадку не вибірки виходи формувачів знаходяться у третьому стані.

Системний контролер DD8:К1810ВК88 забезпечує формування магістралі керування. Від базового мікропроцесора контролер отримує трьох розрядний код стану для певного типу цикла шини, а від генератора – головну синхронізації. Крім командних сигналів, які складають магістраль керування, контролер генерує в мікросистему керуючі імпульси для формувачів магістралей адреси та даних. Тому стан магістралей є керованим та спрямованим на певну необхідну адресовану передачу.

Розподіл системної шини на три магістралі – адреси, даних, керування дає бачення усіх складних процесів по числовій програмні обробці. Усі магістралі мають третій стан високоомного опору, що дозволяє реалізацію режиму блокової

передачі даних с прямим доступом до пам'яті.

Будова модуля центрального процесора підпорядкована принципу 3М: модульність, магістральність, мікропрограмованість. Завдяки наявності таких ознак модуль процесора є типовою операційною структурою мікропроцесорної системи.

На схемі електричній принциповій, яка зображена на верхньому малюнку, окремі мікросхеми оточені під'єднаними до виводів мікропроцесорів пасивними компонентами (резистори, конденсатори, діоди). Особливо відноситься це до системного генератора та головного мікропроцесора. Мікросхеми, які знаходяться в схемному оточенні центрального мікропроцесора, по своїм електричним параметрам сумісні з головним мікропроцесором, тому допоміжна схемотехніка при будові процесорного модуля не потрібна.

Системний генератор формує для головного мікропроцесора, крім сигналів тактування, імпульси скидання в вихідний стан та готовності. Для зовнішніх пристроїв генератор формує сигнали синхронізації зменшеною у два рази по відношенню до основної синхронізації. Структура системного генератора К1810ГФ84

спеціалізована на його використання сумісно з центральним мікропроцесором К1810ВМ86.

Мікропроцесорна система, яка висвітлюється, відноситься по часу виконання команд до асинхронного типу, коли після виконання поточної інструкції процесор виконує наступу. Для виконання певної команди формується необхідний термін часу з необхідним числом мікротактів. На малюнку зверху приведена часова діаграма процесу передачі даних між процесорним модулем та зовнішніми пристроями (фізична пам'ять та порти введення-виведення) для роботи головного мікропроцесора в максимальному режимі. Цикл магістралі складає чотири мікротакти головної синхронізації. Такти очікування готовності непередбачені, але якщо така ситуація виникає, то мікротакти вкладаються між третім та четвертим станами магістрального циклу.

Мікротакт Т1 магістрального циклу звернення процесора до зовнішніх пристроїв має призначення демультиплексації локальної магістралі мікропроцесора адреси-даних. На першому такті 21-розрядна адреса фіксується в зовнішніх регістрах – формувачі адреси, а також декодується в системному контролері код стану типу магістралі. Стан циклу Т2 – стан вивільнення магістралі від адресної інформації. На циклах запису через магістраль AD15 –AD0 передаються дані від процесора в пам'ять чи порти виведення, на циклах читання магістраль AD15 –AD0 перемикається на інший напрям передачі – в процесор. Стан магістралі Т3 виділено для безпосереднього запису в пам'ять чи порти виведення або читання в процесор від зовнішніх джерел. Системний контролер генерує для формувачів магістралей такі послідовності сигналів, які перемикають магістраль на необхідний напрям передачі в потрібні такти магістрального циклу. Магістральний цикл закінчується станом терміну часу в один період головної синхронізації Т4. На цьому стані процесор видав або уже прийняв дані та звільнився від передачі по певному напряму. Внутрішня схемна логіка системи керування на останньому такті накопичує інформацію для наступного циклу, що забезпечує послідовність дій по передачі даних в мікропроцесорній системі. Система керування цим складним процесом передачі інформації між модулем центрального процесора та допоміжним зовнішнім обладнанням сконцентрована переважно в мікропроцесорі.

На малюнку зверху приведена спрощена схема модуля центрального процесора, до системної магістралі якого підключені контролери переривання та прямого доступу до пам'яті. Такі схемні реалізації складають мікропроцесорну систему з форсованим введенням – виведенням т з прямим доступом до пам'яті. До речі, третій кит надсистеми передачі це програмно керована передача даних між пам’яттю мікросистеми та периферійним пристроєм. Підтримка передачі для усіх трьох типів ведеться зі сторони процесорного модуля.

Контролери керування для передачі за перериваннями та з прямим доступом до пам'яті крім пристрою керування та допоміжної логіки мають програмно доступні регістри (стану, керування, маски і т. п.). Такі регістри мають своє місце розміщення в адресному просторі введення – виведення, який, до речі, ізольований за рахунок наявності в системі команд інструкцій введення та виведення. Ізольований інтерфейс введення – виведення дозволяє розміщення в фіксованому просторі адрес допоміжні регістри інших мікропроцесорних схем.

Порти периферійних пристроїв, прапори готовності яких є запитом на переривання та прямий доступ до пам'яті і фіксуються в відповідних регістрах запиту контролерів, також розміщені в просторі адрес введення – виведення. Якби ці порти були розміщені в просторі адрес пам'яті даних, то такий інтерфейс введення – виведення був би ізольованим. На приведеному малюнку з метою його спрощення модуль пам'яті даних відсутній.

Кожен з контролерів передає в процесор запит на переривання або блокування в той час, коли головний процесор виконує основну програму. Контролери представляють собою дуже складні мікропроцесорні пристрої, робота яких програмується для певного режиму роботи. Контролери мають свою програмну модель і забезпечення. Усі процеси по програмному керуванню, аналізу певних запитів, переводу мікропроцесора в режим очікування координує внутрішній пристрій керування головного мікропроцесора. За рахунок правильності в будові обладнання центрального мікропроцесора, організації модуля процесора на мікросхемах певного типу досягається безконфліктність на магістралях передачі даних, витримується послідовність в перериваннях та поверненнях з переривань, витримуються необхідні такти очікування готовності.