18. Автоматическое восстановление вычислительного процесса после отказов. Методы реконфигурации озу, пзу, буферной памяти.

В современных компьютерах все устройства строятся по модульному принципу, что позволяет в ряде случаев при отказе какого-либо модуля выполнить реконфигурацию технических средств и продолжить вычислительный процесс при ухудшенных характеристиках. Особенно данное свойство характерно применительно к памяти ЭВМ, которая имеет иерархическую структуру, а также к сопроцессорам, функции которых в случае необходимости может на себя взять ЦП.

Выделим следующие способы восстановления работоспособности ЭВМ при отказах без ремонта:

• методы логической перестановки адресов: ручная перестановка (для СИС); управляемая логическая перестановка адресов; автоматическая логическая перестановка адресов;

• исправление одиночных и некоторых двойных ошибок с помощью корректирующих кодов: алгоритмические методы; аппаратурные методы;

• метод замещения неисправной БИС памяти;

• методы резервирования;

• реконфигурация ОП при отказе одного из модулей памяти;

• исключение из работы отказавших ячеек памяти;

• переадресация в исправный блок;

• отключение части или всей буферной (кэш) памяти при ее отказе;

• исправление отказов в ПЗУ;

• альтернативные алгоритмы выполнения операций;

• реконфигурация ПУ.

Реконфигурация ОП при отказе одного из модулей памяти. ОП и структурно и конструктивно строится по модульному принципу в виде байтных модулей, что позволяет наращивать ее емкость применительно к задачам пользователя. При выходе из строя одного из модулей (его ячеек) осуществляется логическое переключение модулей путем помещения неисправного модуля в конец адресного пространства и указания нового предела емкости ОП, доступной ОС.

Исключение модуля осуществляется при инициализации ОС, так как предварительно выполняются тесты самодиагностирования, определяющие неисправные модули и выполняющие реконфигурацию ОП.

Исключение из работы отказавших ячеек памяти.

При страничной организации памяти для каждой страницы в дескрипторе страницы можно предусмотреть бит недоступности страницы d.

При обнаружении неисправных ячеек при диагностировании или от схем контроля ОС отмечает страницу в ее дескрипторе как недоступную.

Переадресация в исправный блок. Автоматическая переадресация в исправный блок памяти выполняется с помощью инверсии, например старшего бита адреса. При этом объем доступной памяти модуля уменьшится вдвое и все запросы к неисправной области памяти переадресуются в другую половину модуля памяти.

Отключение части или всей буферной (кэш) памяти при ее отказе. Буферные ЗУ (или часто говорят кэш-память, уточняя ее назначение) включаются между ОП и другим медленно действующим устройством и служит для сокращения среднего времени выборки данных из ОП.

В БЗУ каждой ячейке (строке данных) ставится признак достоверности данных d и бит признака исправности ячейки s. При обнаружении неисправной ячейки бит s сбрасывается и информация не записывается в данную область памяти (ячейку) БЗУ.

При отказе множества ячеек или адресной части БЗУ в регистрах управления процессора предусмотрены специальные биты, позволяющие отключать буферную память полностью и ЭВМ продолжает работу с ухудшенными характеристиками.

Исправление отказов в ПЗУ. При работе с ПЗУ выход из строя хотя бы одной из ячеек делает ВС неработоспособной и требует замены неисправной БИС ПЗУ. Однако существует возможность работы и с неисправными ячейками ПЗУ, так как информация хранимая по каждому адресу известна (карта прошивки на каждую БИС ПЗУ должна поставляться в технической документации).

При обнаружении отказа в накопителе ПЗУ ОС записывает правильное значение информации в полностью ассоциативное ЗУ, в котором хранится в поле тегов адрес неисправной ячейки ПЗУ, а в СОЗУ данных требуемая информация. Адрес параллельно поступает на адресные входы ПЗУ и АЗУ. Если вырабатывается сигнал А  Тег, то он блокирует доступ к ПЗУ, а в RgO поступают данные, считанные из блока СОЗУ данных АЗУ.

Альтернативные алгоритмы выполнения операций. Так как современные компьютеры в своем составе имеют множество сопроцессоров для увеличения производительности ВС, а также устройства обработки данных, которые строятся по алгоритмам с RISС архитектурой, то появляется возможность за счет алгоритмической избыточности на одном устройстве выполнять функции другого, но с ухудшенными характеристиками по быстродействию. Это позволяет при выходе из строя одного из устройств его функции переадресовать на другое устройство.