
- •Теория дискретных устройств автоматики и телемеханики в электроснабжении курс лекций
- •Введение
- •1. Математическое описание дискретных устройств
- •1.1. Системы счисления
- •1.2. Дискретные сигналы
- •1.3. Логические константы и переменные. Логические операции. Логические элементы
- •1.4. Классификация логических устройств
- •1.5. Способы записи функций алгебры логики
- •1.6. Структурная схема логического устройства
- •1.7. Принцип двойственности
- •1.8. Теоремы алгебры логики
- •2. Минимизация функций алгебры логики
- •2.1. Цель минимизации фал
- •2.2. Способ представления фал с использованием карт Вейча – Карно
- •2.3. Минимизация полностью определённой фал
- •2.4. Минимизация недоопределённой фал
- •2.5. Минимизация системы фал
- •3. Техническая реализация логических устройств на реальной элементной базе
- •3.1. Техническая реализация лу на электромагнитных реле
- •3.2. Техническая реализация лу на базе диодной матрицы
- •3.3. Техническая реализация лу на цифровых микросхемах
- •4. Типовые функциональные узлы комбинационных логических устройств
- •4.1. Мультиплексор
- •4.2. Демультиплексор
- •4.3. Шифратор
- •4.4. Дешифратор
- •4.5. Цифровой компаратор
- •4.6. Функция «Исключающее или»
- •4.7. Логические элементы, реализующие сложные функции
- •5. Триггеры
- •5.1. Асинхронный rs-триггер
- •5.2. Синхронный rs-триггер
- •5.5. Двухступенчатый т-триггер
- •5.6. Двухступенчатый синхронный jk-триггер
- •5.7. Триггер с динамическим управлением
- •6. Счётчики
- •6.1. Двоичный суммирующий счётчик
- •6.2. Двоичный вычитающий счётчик
- •6.3. Двоично-кодированный счётчик
- •6.4. Двоично-десятичный счётчик
- •6.5. Распределитель тактов
- •7. Регистры
- •7.1. Параллельный регистр
- •7.2. Сдвигающий регистр
- •8. Генераторы и формирователи импульсов
- •8.1. Симметричный мультивибратор
- •8.2. Генератор с одной времязадающей rс-цепью
- •8.3. Кварцевый генератор
- •8.4. Ждущий мультивибратор (генератор одиночных импульсов)
- •8.5. Одновибратор на d-триггере
- •8.6. Одновибратор на специализированной микросхеме
- •8.7. Интегральные таймеры
- •8.8. Мультивибратор на интегральном таймере
- •8.9. Одновибратор на интегральном таймере
- •8.10. Преобразователь «напряжение – частота»
- •8.11. Формирователь импульсов на триггере Шмитта
- •9. Арифметико-логические устройства
- •9.1. Сумматоры
- •9.2. Вычитание двоичных чисел
- •10. Запоминающие устройства
- •10.1. Оперативные запоминающие устройства
- •10.2. Постоянные запоминающие устройства
- •11. Аналого-цифровые и цифро-аналоговые преобразователи
- •11.1. Аналого-цифровое преобразование
- •11.2. Цифро-аналоговое преобразование
- •Библиографический список
- •Теория дискретных устройств автоматики и телемеханики в электроснабжении курс лекций
- •443022, Самара, Заводское шоссе, 18
9. Арифметико-логические устройства
Арифметико-логическим устройством (АЛУ) называется узел ЭВМ, предназначенный для выполнения логических и арифметических операций над числами и логическими переменными.
Рассмотрим построение логических схем, предназначенных для выполнения арифметических операций.
9.1. Сумматоры
Сумматором называется логическое устройство, предназначенное для выполнения операции арифметического сложения чисел, представленных в виде двоичных кодов.
По числу входов различают: полусумматоры, одноразрядные сумматоры, много-разрядные сумматоры.
Многоразрядные сумматоры по принципу действия делятся на последовательные и параллельные. В последовательных сумматорах операция сложения выполняется последовательно, разряд за разрядом (как человек складывает «столбиком»). В параллельных все разряды входных переменных суммируются одновременно.
Рассмотрим алгоритм арифметического сложения на примере двух одноразрядных двоичных кодов Х1 и Х0.
Таблица 9.1
Таблица истинности операции
арифметического сложения одноразрядных кодов
Х1 |
Х0 |
S |
P |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
S – сумма, результат сложения; Р – перенос в старший разряд
Из таблицы истинности можно записать систему ФАЛ:
(9.1)
Операция
называется «Сумма по модулю 2» (см. раздел
4.6).
Устройство, построенное по данной системе ФАЛ, называется полусумматор. Схема полусумматора представлена на рис. 9.1.
a |
б) |
Рис. 9.1. Полусумматор: а – схема; б – условное графическое обозначение
Если требуется складывать многоразрядные числа, то схему полусумматора следует дополнить входом возможного переноса из более младшего разряда. Рассмотрим такой алгоритм арифметического сложения двух одноразрядных двоичных кодов Х1 и Х0.
Таблица 9.2
Таблица истинности операции арифметического сложения
одноразрядных кодов с переносом из младшего разряда
Х1 |
Х0 |
Р-1 |
S |
P |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
0 |
1 |
0 |
0 |
1 |
1 |
0 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
Р-1 – перенос из младшего разряда
Из таблицы истинности запишем систему ФАЛ:
(9.2)
Сумматор получается соединением двух полусумматоров. Схема сумматора представлена на рис. 9.2.
a |
б) |
Рис. 9.2. Сумматор: а – схема; б – условное графическое обозначение
Многоразрядный сумматор строится соединением одноразрядных сумматоров по схеме с последовательным переносом. Схема параллельного многоразрядного сумматора представлена на рис. 9.3.
|
Рис. 9.3. Параллельный многоразрядный сумматор