7.1. Параллельный регистр

Параллельный регистр предназначен для выполнения 1-й, 3-й, 4-й и 7-й операций, то есть обрабатывает информацию только в параллельном коде. Разрядные схемы параллельного регистра связаны между собой только общим сигналом синхронизации.

Простейший параллельный регистр может быть выполнен на синхронных RS-триггерах. Схема такого регистра представлена на рис. 7.1.

Согласно приведённой выше классификации, это однотактный регистр с парафазными входами и однофазным прямым выходом. Запись информации в такой регистр выполняется за один такт синхронизации. Входная информация в прямом коде подаётся на входы S, а в инверсном – на входы R.

Если синхронные RS-триггеры заменить на D-триггеры, получится однотактный регистр с однофазным входом. Преимуществом такого регистра будет работа с любым (прямым или инверсным) входным кодом по общему входу.

Рис. 7.1. Схема простейшего параллельного регистра на синхронных RS-триггерах

Примером технической реализации параллельного регистра может служить микросхема ТТЛ К555ИР15. Это четырёхразрядный однотактный параллельный регистр с однофазным входом и выходом. Он содержит четыре однотипные разрядные схемы, в каждую из которых входит D-триггер, логический элемент 2И-2ИЛИ и выходной буферный элемент Z, который может формировать на выходе высокоимпедансное состояние. Схема одного разряда регистра К555ИР15 представлена на рис. 7.2. Разрядная схема (ячейка) обведена пунктиром.

Рис. 7.2. Схема одного разряда регистра К555ИР15

Элементы DD1, DD2 посредством сигналов управляющих входов Е1, Е2 обеспечивают перевод всех разрядных схем регистра из режима приёма в режим хранения информации. Они управляют работой элементов 2И-2ИЛИ (DD6). Когда сигналы Е1 + Е2 = 1 с выхода DD1 на нижний элемент 2И DD6 поступает активный сигнал (логический 0), который блокирует работу этого элемента, а выхода DD2 на верхний элемент 2И DD6 поступает пассивный сигнал (логическая 1). При этом выходной сигнал верхнего элемента 2И DD6 зависит от сигнала на его втором входе, к которому подключён прямой выход Q D-триггера DD7. По каждому фронту импульса синхронизации (прямой динамический вход) информация с выхода Q D-триггера DD7 переписывается в этот же триггер. Получается режим хранения информации.

Когда сигналы Е1 = Е2 = 0 с выхода DD2 на верхний элемент 2И DD6 поступает активный сигнал (логический 0), который блокирует работу этого элемента, а выхода DD1 на нижний элемент 2И DD6 поступает пассивный сигнал (логическая 1). При этом выходной сигнал нижнего элемента 2И DD6 зависит от сигнала на его втором входе, к которому подключён информационный вход D0 разрядной схемы регистра. По фронту импульса синхронизации происходит запись новой информации в D-триггер.

Вход R используется для одновременной установки в исходное состояние (1-я операция - запись нулевого кода) триггеров всех разрядных схем.

Управляющие входы EZ1, EZ2 предназначены для перевода выходов регистра в высокоимпедансное состояние. Когда EZ1 + EZ2 = 1 на управляющий вход элемента DD8 (Z-элемент) поступает активный сигнал (логический 0), отключающий выходы триггеров разрядных схем от выходов Q микросхемы. Такой режим необходим для параллельного соединения выходов микросхем на общей шине (например, шине данных DATA). Когда EZ1 = EZ2 = 0 на управляющий вход элемента DD8 поступает пассивный сигнал (логическая 1). Разрешается выдача хранимой информации в параллельном коде (7-я операция).

Условное графическое обозначение микросхемы четырёхразрядного параллельного регистра К555ИР15 представлено на рис. 7.3.

Рис. 7.3. Условное графическое обозначение микросхемы К555ИР15

Четыре двоичных разряда позволяют хранить в регистре один разряд числа в двоично-десятичном или шестнадцатиричном коде (см. таблицу 1.1).