4.2. Демультиплексор
Демультиплексором называется комбинационное логическое устройство, предназначенное для управляемой передачи данных от одного входа на несколько выходов. Демультиплексор имеет один информационный вход, n адресных входов и 2n выходов. Код, подаваемый на адресные входы, определяет, к какому из выходов подключен информационный вход в данный момент времени.
Рассмотрим демультиплексор с двумя адресными входами А1 и А0. Работа демультиплексора описывается таблицей истинности (таблица 4.2). В таблице, кроме адресных входов, отдельно выделен инверсный вход разрешения работы . При подаче на этот вход сигнала логической единицы работа демультиплексора блокируется.
Таблица 4.2
Таблица истинности демультиплексора
|
A1 |
A0 |
Q0 |
Q1 |
Q2 |
Q3 |
1 |
X |
X |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
D |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
D |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
D |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
D |
Из таблицы истинности можно записать систему уравнений ФАЛ демультиплексора:
(4.2)
При анализе выражения (4.2) видно, что минимизировать такую систему функций невозможно. Поэтому для технической реализации демультиплексора потребуются 4 четырёхвходовых ЛЭ и 7 инверторов. Схема демультиплексора на элементах 4И-НЕ представлена на рис. 4.3.
|
Рис. 4.3. Схема демультиплексора
При работе демультиплексора сигналы на входах адреса непрерывно переключаются, поэтому получается распределение сигналов от информационного входа к приёмникам информации, подключенным к выходам демультиплексора. На принципиальных электрических схемах логических устройств демультиплексор изображается условным графическим обозначением. Пример условного графического обозначением мультиплексора представлен на рис. 4.4.
|
Рис. 4.4. Условное графическое изображение демультиплексора
Техническая реализация демультиплексора имеется только в серии КМОП и обозначается К561КП1. У такой микросхемы три входа адреса и восемь информационных выходов, что также соответствует однобайтовому кодовому слову.
4.3. Шифратор
Шифратором или кодером называется логическое устройство для преобразования десятичного кода в двоичный, то есть шифратор может иметь 4, 8, 10, или 16 входов и соответственно 2, 3 или 4 выхода.
Рассмотрим шифратор, преобразующий числа от 0 до 9 (10 входов) на 4 выхода (n = 4), сигналы на которых представлены в двоично-десятичном коде 1, 2, 4, 8 (1 = 20; 2 = 21; 4 = 22; 8 = 23). Так как число входов меньше чем 2n, такой шифратор называется неполным.
Работа шифратора описывается таблицей истинности (таблица 4.3).
Таблица 4.3
Таблица истинности шифратора
X9 |
X8 |
X7 |
X6 |
X5 |
X4 |
X3 |
X2 |
X1 |
X0 |
Q3 |
Q2 |
Q1 |
Q0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
1 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
0 |
1 |
0 |
0 |
1 |
Из таблицы истинности можно записать систему уравнений ФАЛ шифратора:
(4.3)
При анализе выражения (4.3) видно, что минимизировать такую систему функций невозможно. Поэтому для технической реализации шифратора потребуется один ЛЭ 5ИЛИ, два ЛЭ 4ИЛИ и один ЛЭ 2ИЛИ. В п. 3.3 было отмечено, что ЛЭ, имеющих пять входов, не существует (есть 4 или 8 входов). Чтобы не загромождать схему преобразованиями, изобразим элемент для получения выхода Q0 условно (как 5ИЛИ). Следует также отметить, что сигнал входа шифратора Х0 не участвует в формировании выходных сигналов. Схема шифратора представлена на рис. 4.5.
|
Рис. 4.5. Схема шифратора
При работе шифратора активный входной сигнал может присутствовать только на одном входе. Если активных входных сигналов будет два или больше, работа шифратора нарушится.
На принципиальных электрических схемах логических устройств шифратор изображается условным графическим обозначением. Пример условного графического обозначения шифратора представлен на рис. 4.6.
|
Рис. 4.6. Условное графическое изображение шифратора
Ввиду простой схемы и ограниченности решаемой задачи – преобразования десятичного кода в двоичный, техническая реализация шифратора на микросхемах не выпускается. При необходимости шифраторы выполняют на элементах ИЛИ-НЕ с дополнительными инверторами на выходе, либо на элементах И-НЕ, применяя к выражению (4.3) принцип двойственности. В некоторых схемах шифраторы выполняют на контактах реле, диодной матрице или на контактах декадных галетных переключателей.