Синхронизация шины.
Шины делятся на:
синхронные, кот-е сод. линию, запускаемую кварцевым генератором. Частота от 5 до 100МГц. Любое действие шины занимает целое число циклов шины.
асинхронная, не сод. генератора.
С
инхронные
шины:
Пусть задающий генератор имеет частоту 40МГц. Он обеспечивает цикл шины 25нс. Считывание инф. занимает 40нс с того момента, как адрес стал постоянным.
Цикл t1 – процессор помещает адрес на ША. Устанавливаются сигналы MREQ – указывает, что осущ. доступ к памяти, а не к УВВ и сигнал RD указывает, что будет происходить чтение. Т.к. считывание занимает 40нс, память не может передать данные за цикл t2. Память устанавливает линию WAIT в начеле цикла t2, чтобы CPU не ожидал появления данных. Установка линии WAIT вводит периоды ожидания. Цикл t3 – память получает данные, значит линия WAIT сбрасывается. В течении этого цикла память помещает данные на ШД. CPU сбрасывает линии MREQ и RD.
Асинхронная шина:
Н
едостатком
синхронной шины явл. то, что если CPU и
память способны закончить за 3.1 цикла,
они вынуждены продлевать ее до 4 циклов.
Задающее у-во устанавливает адрес, сигнал MREQ, RD, а так же спец. сигнал MSYN(Master). Подчин. у-во получает этот сигнал и начинает выполнять свою работу, по окончанию кот-й выдается сигнал SSYN(Slave). Сигнал SSYN означает, что данные доступны. Задающее у-во фиксирует их и отключает линии: адресные, MREQ, RD и MSYN. Откл. сигнала MSYN означает для подч. у-ва, что цикл закончен и снимается сигнал SSYN. Набор таких действий наз. полным квитированием.
Преимущества асинхронной схемы – проще, чем синхронная.
Набор сигналов, соотв полному квитированию: уст. сигнала MSYN; уст. сигнала SSYN в ответ на MSYN; отмена сигнала MSYN в ответ на сигнал SSYN; отмена сигнала SSYN в отв. на отмену сигнала MSYN.
Арбитраж шины.
Осн. управляющим шины явл. ЦП. Кроме него управляющими шиной (задающими у-вами) м/б МС в/в, сопроцессоры. Для установки порядка при управлении шиной вводят спец. механизм – арбитраж шины. Сущ. 2-е разновидности: централизованный и децентрализованный.
Ц
ентрализованный:
В кач-ве арбитра выступает либо отд. МС, либо сам процесс объявл. арбитром. Такая система наз. одноуровневым централизованным арбитражем шины с исп. последнего опроса. Двухуровневый централиз. арбитраж:
К
ол-во
уровней м/б 4,8,16. Наивысший приоритет
имеют у-ва подключенные к уровню 1. На
каждом уровне действует схема последнего
опроса. Помимо 2 линии запроса и
предоставления, некоторые арбитры сод.
3 линию. По ней осущ. выбор следующего
управляющего у-ва.
Децентрализ. арбитраж:
Арбитр отсутствует и всегда исп 3 линии (запроса, BUSY- запускается тек. задающим у-вом шины, для арбитража)
У-во, получающее управление, устанавл. сигнал BUSY и по линии +5В откл. у-ва, расп. справа от задающих.
Разновидности шин.
Ш. ISA (стандартная пром. архетектура)
Ш IBM PC –явл. неофиц. стандартом систем с процессором 8088. Ш. содержала 62 сигнальные линии из них 20 линий адреса. Была встроена в материнскую плату. С появлением нового процессора 80286 была расширена. С появлением компьютеров IBM PS/2 появилась новая разновидность шин- МСА. Для процессора 80286 и систем PC/AT была разработана шина ISA. Работала на частоте 8,33МГц, передавала 2байта за цикл, пропускная способность – 16,7 Мбайт/с лежала в основе IBM PC. Для 32-разрядных проц. EISA(способна передавать 4байта/цикл, пропускная способность – 33.3Мбайт/с)
2-ая разновидность- шина PCI (взаимод переферийных компонентов)
В процессоре Pentium2 исп арх, кот-я вкл несколько разновидностей шин:
На этой схеме введены мосты для связи шин с разной пропускной способностью.
3 разновидность –USB. Изнач. для мыши и клавиатуры. Осн требования: возможность подсоед. к одному компьютеру до 128 у-в; у-ва в/в должны получать питание через кабель; должен сущ. стандарт на тип кабеля; сист. должна поддерживать у-ва реального времени(звук, телефон); простота подкл. новых у-в.