Контрольная работа

1. Перевести в двоичную систему год свого рождения и возраст.

2. Сложить эти два числа в двоичной системе счисления.

3. Полученное число в двоично-десятичную и троичную систему счисления

Лекция №28 сумматоры и алу

Для сложения двух многоразрядных двоичных чисел используют многоразрядные сумматоры, представляющие собой в простейшем виде соединение одноразрядных сумматоров.

Рис. Параллельный n-разрядный сумматор

Таким образом, получаем параллельный n-разрядный сумматор.

Рассмотрим пример сложения 2-х операндов Х_i=00101 и У_i=0011

1-ый сумматор

1+1

2-ой сумматор

1+0+1

3-ий сумматор

1+1+0

4-ый сумматор

1+0+0

У₁

Х₁

Х₃

Х₄

У₂

У₃

У₄

Процедура суммирования двух 4-х разрядных чисел показана на функциональной схеме параллельного сумматора и имеет следующий вид.

P_i 1 1 1

Х_i 0 0 1 0 1

Y_i 0 0 1 1

0 1 0 0 0

Х2

Функциональная cхема работы параллельного сумматора.

Основными характеристиками сумматора являются разрядность и быстродействие. Очевидно, что при увеличении разрядности сумматора быстродействие уменьшается. Очевидно и другое: что для увеличения быстродействия необходимо уменьшить время распространения переноса через все разряды суммируемых кодов, а также уменьшить общее время задержки t_s.

В настоящее время реализована организация группового переноса, при котором t_s=(n/2)t_зд.р, где n-разряды суммируемых кодов.

Сумматоры с одновременным переносом реализованы в виде специальных микросхем. Например: К155ИП3, К155ИП4, К500ИП181, К500ИП179 и т.д.

Рассмотрим возможность ИС К155ИП3.

Рис. Интегральная схема К155ИП3

Y_i, X_i – информационные входы;

V_i – управляющие входы;

М – управляющий вход, определяющий режим работы сумматора (арифметический или логический);

Р_вх, Р,  и Р_гр – входы и выходы одновременного переноса;

X_i-Y_i – отдельный выход;

F_i – выходные сигналы, результаты арифметических или же логических операций;

15, 16, 17 – выходы одновременного переноса.

При М=1 ИС выполняет 8 логических функций;

М=0 – 8 арифметических функций.

Микросхема может работать в режиме положительной и отрицательной логики. На основе данной микросхемы легко реализуется n-разрядный сумматор. При этом не требуется дополнительного оборудования. Максимальное время суммирования n-разрядных кодов (n=40) равно 119 нс.

Конкретный пример:

Эта же микросхема может выполнить функцию 4-разрядного АЛУ. Графическое обозначение приведено на рисунке выше, где Х₄-Х₁ и Y₄-Y₁ – 4-х разрядные информационные коды; F₄..F₁ – 4-х разрядный код результата логической или арифметической операции, выполняемой схемой; V_4..V₁ – код управляющих сигналов.Возможны 2⁴=16 комбинаций управляющих сигналов, каждая из которых определяет выполняемую схемой арифметическую или логическую операцию; М – управляющий сигнал, определяющий режим работы схемы логических или арифметических операций; Р_вх, Р,  и Р_гр – входы и выходы одновременного переноса; х_i-y_i – отдельный выход, имеющийся только в схеме К155ИП3, сигнал на котором появляется лишь в случае идентичности входных кодов при любом значении М.

При М=1 выполняются логические функции (8), столько же функций выполняется арифметических при М=0 как при положительной, так и при отрицательной логике.

ИС серии К155 и К500 являются основными при построении АЛУ в больших ЭВМ.

4-х разрядный полный сумматор

Рис. 4-хразрядный полный сумматор

Для увеличения разрядности сумматора применяется способ наращивания.

Например, для сложения двух 8-разрядных двоичных чисел, разумеется, нужны два

4-хразрядные сумматоры.

При этом схема выглядит следующим образом:

Рис. Сложение двух 8-разрядных двоичных чисел