8.2.4 Достоинства плис
1) Функциональная гибкость за счет того, что реализуется интегральная схема, выполняющая функции, необходимые ее пользователю, а не производителю. Также, в ряде микросхем многие функции могут быть изменены в процессе функционирования устройств;
2) Высокое быстродействие за счет возможности параллельного использования блоков управляющего алгоритма и его аппаратной реализации;
3) Наличие средств САПР, опирающихся на широкий спектр готовых решений;
4) Возможность внутрисхемного программирования и внутрисистемного программирования;
5) Наличие библиотек, макроопределений аппаратуры;
6) Возможность реализации внешних интерфейсов связи;
7) Возможность реализации различных периферийных устройств (таймеры, счетчики и т.д.);
8) Повышение надежности за счет того, что интегральная схема включает в себя функциональность ряда других интегральных схем, которые реализовывались ранее в виде отдельных ИМС, а самые худшие – паянные соединения печатной платы.
8.2.5 Недостаток плис:
1) Высокая стоимость;
2) Высокая сложность разработки конфигурации микросхем;
3) Высокая вероятность возникновения проектных ошибок;
4) Чувствительность к радиации.
Термин «программируемые» неоднозначен, вместо него было бы корректнее использовать термин «реконфигурируемые интегральные схемы». Дело в том, что процесс изменяется и создается аппаратная структура систем управления, а не ее программное обеспечение (на базе ПЛИС можно построить и микропроцессор, который будет управляться программой, но создаваемой дополнительно).
Иерархия интерфейсов интегральных информационно-управляющих систем. Иерархическая структура систем управления производством. см 18 вопрос
Виды внутренних ресурсов программируемых логических интегральных схем. Внутренняя структура программируемых логических интегральных схем. См 21 вопрос
Способы программирования. Место программатора при построении систем управления. См 8 вопрос
Особенности промышленных ИУС. Понятие «Полевая шина». Требования к специализированным интерфейсам. См 9 вопрос
Структура макроячейки ПЛИС CPLD.
В
зависимости от типа ПЛИС они строятся
на основании макроячеек. При построении
макроячейки в ее составе используются:
– Матрица И;
– Линейка многовходовых элементов И;
– Фиксированная матрица ИЛИ, представляющая собой единственный элемент ИЛИ;
– Управляемый инвертор, функции, инверсии которого либо используются, либо нет (тогда используется функция повторения). Реализуется с помощью исключающего ИЛИ.
– D-триггер, осуществляющий запись либо с внешнего тактового сигнала, либо постоянно включающегося. Работа триггера может быть запрещена, тогда на выход макроячейки подается сигнал с матрицы ИЛИ непосредственно.
– Выходная логика определяет, какие уровни напряжений будут соответствовать логическим сигналам и будет ли подключение данной линии к ножкам микросхемы.
Матрица И содержит сетку из одной линии, идущей на управление триггером и порядка 6-8 линий, идущих на логические элементы И, подключенные к матрице ИЛИ, и столбцов, чье количество соответствует количеству макроячеек в конфигурируемом логическом блоке (КЛБ). На вход повторителей-столбцов приходят сигналы от выходов макроячеек.
Матрица ИЛИ является вырожденной, объединяет в логическом элементе ИЛИ выходы ряда элементов матрицы И. В матрицу И не входит лишь сигнал, идущий на триггер.
Управляющий инвертор выполнен в виде элемента «исключающего ИЛИ». В макроячейке присутствуют следующие управляющие сигналы:
С1 – сигнал, который осуществляет выбор используемого в триггере сигнала записи:
- сигнал тактовой частоты CL-key:
- к матрице И;
- к постоянному значению.
С2 – управляющий сигнал, включающий или отключающий инверсию в макроячейке (1 – на С2 включает инверсию, 0 – отключает)
С3 – сигнал управляет ключом, который включает или отключает триггер в макроячейке. Если ключ замкнут, как показано на рисунке – триггер отключен из схемы, если ключ замкнут – триггер используется.
С4 – сигнал управляющий выходной логикой макроячейки: используемая система уровней сигналов, использование или неиспользование выхода макроячейки на выходной логике микросхемы.
Макроячейка является базовым элементом для микросхем CPLD, FPGA – роль макроячейки исполняет LUT-таблица перекодировки и триггер.
Основное отличие: матрица в таблице LUT имеет меньшую размерность (порядка 4 строки), потому что количество блоков LUT в FPGA гораздо большее количество ячеек CPLD, количество макроячеек CPLD порядка 16-512. Количество LUT в FPGA 10000