7. Биполярные последовательностные плу

Приведенная на рис. 8.17 ИС PAL16R8 является представителем первого поко- ления последовательностных ПЛУ, изготовленных по биполярной (ТТЛ-) техно- логии. У этой микросхемы восемь основных входов, восемь выходов. общий тактовый сигнал и общий входной сигнал разрешения выхода; схема размещает- ся в корпусе с 20 выводами.

Матрица И-ИЛИ в ИС PAL16R8 точно такая же, как у комбинационного ПЛУ PAL16L8. Но в ИС PAL16R8 между матрицей И — ИЛИ и ее восемью выходами O1-O8 находятся переключающиеся по фронту D-триггеры. Ко всем триггерам подведен об- щий тактовый сигнал, подаваемый на вход CLK, и их состояние изменяется на нарастающем фронте этого сигнала. Прежде чем попасть на внешний вывод ИС, выходной сигнал каждого триггера проходит через буфер с тремя состояниями; все буферы уп- равляются общим сигналом разрешения выхода OE_L Как и в комбинационной схеме PAL16L8, на внешних регистровых выходах ИС PAL16R8 вырабатывается сигнал, ин- версный по отношению к тому, что поступает с выхода маприцы И — ИЛИ.

Возможными входными сигналами для матрицы И-ИЛИ являются восемь ос- новных входов I1-I8 и восемь выходов D-триггеров. Подавая сигналы с выходов D-триггеров на матрицу И- ИЛИ, легко создавать регистры сдвига, счетчики и конечные автоматы общего вида. В отличие от комбинационных выходов ИС PAL16L8, выходные сигналы D-триггеров в схеме PAL16R8доступны матрице И-ИЛИ независимо от того, разрешена выдача сигналов на выходы с тремя со- стояниями O1-O8 или нет. Таким образом, внутренние триггеры могут перехо- дить в следующее состояние, являющееся функцией текущего состояния, даже в том случае, когда выходы O1-O8 заперты.

8. Последовательностные устройства типа gal

Электрически стираемое ПЛУ GAL16V8. Два «управляющих архитектурой» программируемых соединения позволяют выбрать одну из трех основных конфигураций этого устройства. Одна из них конфигура- ция 16V8C ("С" — от слова "complex", «сложный») по своей структуре она похожа на биполярное ком- бинационное ПЛУ PALI6L8. Конфигурация 16V8S("S" — от слова "simple", «про- стой») немного отличается от конфигурации 16V8C возможностями комбинаци- онной логики.

Третья конфигурация 16V8R обеспечивает наличие триггеров на всех выхо- дах или на некоторых из них. На рис. 8.20 показана структура этого устройства в том случае, когда триггеры имеются на всех выходах. Все триггеры управляются общим тактовым сигналом, подаваемым на вывод 1, как и в биполярных ПЛУ. Точно так же все выходные буферы уп- равляются общим сигналом разрешения выхода, подаваемым на вывод 11.

8_8. Последовательные устройства типа gal

Два «управляющих архитектурой» программируемых соединения позволяют выбрать одну из трех основных конфигураций этого устройства. Одна из них конфигура­ция I6V8C - по своей структуре она похожа на биполярное ком­бинационное ПЛУ PALI6L8. Конфигурация 16V8S немного отличается от конфигурации 16V8C возможностями комбинаци­онной логики.

Третья конфигурация I6V8R обеспечивает наличие триггеров на всех выхо­дах или на некоторых из них.

ИС 16 V8R значительно более гибкое устройство, нежели микросхема PALI6R8, поскольку можно по отдельности задавать конфигурацию каждой макроячейки так, чтобы обойти триггер, то есть обеспечить наличие комбинационного выхода. На рис. 8.21 показаны две возможные конфигурации макроячейки в ИС 16V8R: (а) реги­стровая конфигурация и (Ь) комбинационная конфигурация. Следовательно, уст­ройство можно запрограммировать так, чтобы любой набор выходов был регис­тровым или комбинационным вплоть до полного числа выходов, равного 8.

Главные отличия ИС 22VI0 от ИС 20V8 состоят в следу­ющем;

• Как и в архитектуре 20V8R, каждую макроячейку выходной логики можно запрограммировать так, чтобы она имела регистровую или комбинационную конфигурацию.

• Один из термов-произведений управляет выходным буфером независимо от того, какая конфигурация выбрана для макроячейки: регистровая или комби­национная.

• Для любого выхода имеется, по меньшей мере, восемь термов-произведений, независимо от выбранной конфигурации макроячейки выходной логики.

• Тактовый сигнал, подаваемый на вывод 1, может играть роль комбинацион­ного входного сигнала в любом терме-произведении.

• Глобальный асинхронный сигнал сброса генерируется в виде одного терма-произведения; с его помощью все внутренние триггеры сбрасываются в 0.

• Глобальный синхронный сигнал установки в единичное состояние генериру­ется в виде одною терма-произведения; этим сигналом осуществляется пере­вод всех внутренних триггеров в состояние I, и происходит это на нарастаю­щем фронте тактового сигнала.

• Как и в схемах I6V8 h20V8, полярность выходных сигналов в ИС 22VI0 про­граммируется. Однако в случае регистровой конфигурации изменение поляр­ности осуществляется на выходе D-триггсра, а не на его входе. Это затраги­вает некоторые детали программирования, когда необходимо изменить полярность, но не влияет на возможность реализации данной функции микро­схемой 22V10 в целом. Различие, обусловленное тем, в каком месте проис­ходит изменение полярности, становится явным при программировании ПЛУ на том или ином языке, например, на языке ABEL.

ИС типа GAL, в том числе GAL16V8 и GAL20V8, впервые были выпушены фирмой Lattice Semiconductor в середине 80-х годов. За этими схемами после­довала совместимая с ними по выводам ИС PALCEI6V8 фирмы Advanced Micro Devices. Несколько других производителей также выпускают совместимые устройства, но с другой маркировкой. В этой главе мы называем эти микросхемы их первоначальными именами I6V8,20V8 и 22V10, не ставя себе целью представить в деталях всю номенклатуру различ­ных производителей.

9. Временные характеристики ПЛУ

10. Самое распространенное в мире применение регистров сдвига

1 1. Последовательно-параллельное преобразование

12. последовательно-параллельное преобразование

На рис. 8.54 приведен типичный пример последовательной передачи данных меж­ду двумя модулями (такое соединение может быть частью коммутационного обо­рудования на телефонной станции). Обычно передача в таком соединении от ис­точника сигналов к месту назначения происходит по трем сигнальным линиям:

• Тактовый сигнал задает темп передачи, указывая интервалы времени, отво­димые на передачу одного бита.

• Последовательные данные: сами по себе данные передаются по одной линии.

• Синхронизация. Импульсам синхронизации указывается точка отсчета в формате данных, например, начало байта или слова в последовательном потоке данных.

На рис. 8.56 представлена схема, осуществляющая преобразование парал­лельных данных в последовательный формат. Две ИС 74x163 образуют счетчик по модулю 256, работающий в непрерывном режиме; этим счетчиком задается кадр. Пять старших разрядов счетчика указывают номер таймслота, а три младших разряда - номер бита в пределах таймслота.

Р

\ номер таймслота

ВС4

ВС5

ВС6

BC7

парал-

лельные

данные

U2

SYNC

CLOCK

SDATA /

Рис.8.56. Преобразование параллельного кода в последовательный с по­мощью регистра сдвига с параллельным вводом

SYNC

к при­емнику

> CLK
CLR
LD
ENP
NT
А	QA
в	QB
с	ОС
О	00
	RCO

74X163

-ю

14

тг

тг

тг

Т5“

егистр сдвига с параллельным вводом 74x166 осуществляет преобразова­ние параллельного кода в последовательный. 0-й бит параллельных данных (D0- D7) подается на вход ИС ’166, ближайший к выходу SDATA, так что биты переда­ются последовательно в порядке 0, ..., 7. При передаче 7-го бита в каждом таймслоте вырабатывается сигнал BIT7_L, который приводит к загрузке ИС’166 данными D0-D7. Значения сигналов на входах D0-D7 несущественны в течение всего времени, за исключением времени установления и времени удержания в окрестности того перепада в тактовом сигнале, на котором ИС ’166 загружается; интервалы времени, в пределах которых значения сигналов на входах данных без­различны, на временных диаграммах заштрихованы. Из этого следует, что ши­ной, по которой поступают параллельные данные, в другое время можно пользо­ваться для решения каких-то других задач.

В модуле-приемнике преобразование последовательных данных обратно в па­раллельный формат может осуществляться схемой, приведенной на рис. 8.57. Счет- чик по модулю 256, состоящий из двух ИС ’163, позволяет восстановить номера таймслотов и битов. Поскольку сигнал SINC вырабатывается в то время, когда счет­чик в модуле-передатчике находится в состоянии 255, и по этому сигналу выполня­ется загрузка в счетчик модуля-приемника нулевого содержимого, оба счетчика переходят в нулевое состояние по одному и тому же фронту тактового сигнала. Старшие биты счетчика (номер таймслота) никак не используются на рисунке, но они могут позволить другим схемам в модуле-приемнике идентифицировать бай­ты, удерживаемые на шине параллельных данных (PD0-PD7) в пределах того или иного таймслота.