34. Семейство ис типа fpga хс4000 фирмы Xilinx

Программируемые логические блоки в ИС типа FPGA семейства XC4000L фир­мы Xilinx названы перестраиваемыми логическими блоками. Наименьшая микросхема XC4003L содержит матрицу логичес­ких блоков размером 10x10, а в самой большой ИС ХС4025Е 1024 логических блоков в виде матрицы размером 32x32. Фирмой Xilinx на основе семейства ХС4000Е созданы также расширенные семейства ХС4000ЕХ и XC4000XL, у которых имеются дополнительные возможности. Самая большая ИС в расширенных семействах XC4085XL содержат 3136 логических блоков.

Семейство ХС4000 включает набор микросхем раз­ных размеров с разным числом I/O-выводов. Однако ИС серии ХС4000 раз­мещают в различных корпусах и в случае корпуса меньших размеров не все имею­щиеся входы/выходы выведены на внешние контакты. Пользователь микросхем типа FPGA имеет возможность перенести свой проект, выполненный на основе небольшой ИС, в микросхему большего объема, размещенную в том же самом корпусе, и наоборот.

По два триггера имеется в каждом логическом блоке и по два триггера в каждом блоке ввода/выво­да. В типичном проекте используется только часть имеющихся триггеров, но полное их число является показателем возможностей, на которые ориентируется разработ­чик при грубой оценке размеров требуемой ИС типа FPGA. Каждый логический блок может либо выполнять логические операции, либо представлять собой небольшое статическое ОЗУ, хранящее до 32 битов.

Каждый логический блок в ИС XC4002XL может выпол­нять функцию, реализуемую примерно 25 вентилями в дискретном исполне­нии. Микросхема ХС4003Е в этом отношении даже лучше: в ней каждый ло­гический блок соответствует 30 вентилям.

35. Перестраиваемый логический блок

На рис. показана внутренняя струк­тура логического блока в микросхемах серии ХС4000.

Наиболее важными программируемыми элементами логическою блока яв­ляются схемы F, G и Н, вырабатывающие значения логических функций. С помо­щью элементов F и G можно реализовать любую комбинационную логическую функцию четырех переменных, а элемент Н позволяет сформировать значение любой комбинационной логической функции трех переменных.

Трапециевидные символы представляют собой программируемые мультиплексоры. Обратите внимание, что сигналы с выходов схем F и G, а также сигналы, поступающие на дополнительные входы логического блока можно подать через мультиплексоры М1-МЗ на входы схемы Н, поэтому можно реализовать логические функции с числом переменных больше четырех. Ниже приведен перечень функций, которые можно реализовать с помощью схем F, G и Н в одном логическом блоке:

• Любая функция с числом переменных не более четырех, плюс любая другая функция с числом переменных не более четырех, которые не связаны с пе­ременными первой функции, плюс любая третья функция с числом независи­мых переменных не более трех.

• Любая одна функция пяти переменных.

• Любая функция четырех переменных, плюс некоторые другие функции шес­ти переменных, не зависящих от переменных первой функции.

• Некоторые функции с числом переменных до девяти, включая проверку на четность и проверку равенства двух 4-ратрндных двоичных слов.

Любой логический блок в мик­росхеме серии ХС4000 при запуске можно сконфигурировать так, чтобы исполь­зовать его в качестве памяти, а не логики. Возможны несколько разных режимов формирования структуры логического блока:

• Два статических ОЗУ 16х1. Схемы F и G используются в качестве стати­ческих ОЗУ с независимыми адресными входами и входами записываемых данных. Однако вход разрешения записи у них общий.

• Одно статическое ОЗУ 32x1. Одни и те же четыре адресных бита подаются на входы схем F и G, а пятый адресный бит, поступающий на схему Н и на схему разрешения записи, позволяет выбирать между верхней и нижней по­ловинами памяти F и G.

• Асинхронный или синхронный режим работы. Структура упомянутых выше статических ОЗУ может быть сформирована так, чтобы при записи происхо­дила асинхронная фиксация данных, либо запоминание данных осуществлялось по заданному фронту тактового сигнала К.

• Одно статическое ОЗУ 16x1 с двумя портами. Возможно независимое вы­полнение чтения и записи для двух разных ячеек одного и того же статического ОЗУ по двум наборам сигналов на адресных входах.