26. Триггеры с защитой от метастабильности

В конце 80-х годов фирма Texas Instruments и другие производители приступили к выпуску ИС малой и средней степени интеграции с триггерами, специально пред­назначенными для использования в синхронизирующих устройствах, встраивае­мых в систему на уровне печатных плат. Микросхема 74AS4374 была, например, подобна ИС 74AS374, но с тем отличием, что отдельные триггеры заменены пара­ми триггеров, включенных по схеме, представленной на рис. 1.

Внутренняя структура ИС 'AS4374 была усовершенствована таким образом, чтобы уменьшить значения т и T_о по сравнению с другими триггерами серии 74 AS, но самым замечательным достижением было значительное сокращение времени установления t_setup. Поскольку вся схема синхронизирующего устройства в данном случае размещается в одном кристалле, между триггерами FF1 и FF2 нет входных и выходных буферов, и значение t_setup для триг­гера FF2 составляет всего 0.5 нc. У обычного триггера серии 74AS эта величина равняется 5 нc, поэтому - при т = 0.40 нc - переход на ИС 74AS4374 приводит к увеличению среднего времени между сбоями MTBF в 77000 раз.

В последние годы по мере движения в сторону КМОП-технологий, обеспе­чивающих большее быстродействие и большую плотность упаковки, специали­зированные компоненты типа 'AS4374 почти полностью вышли из употребления. Быстродействующие ПЛУ и ИС типа CPLD вполне конкурентоспособны по величине т с самыми быстродействующими устройства­ми, собранными на отдельных ИС, и в то же время предоставляют возможность объединить синхронизацию со многими другими функциями.

27. Синхронизация при высокоскоростной передаче данных

Широко распространенной проблемой, возникающей в компьютерных системах, является синхронизация переноса данных, поступающих по внешним линиям, с внутренним тактовым сигналом компьютера.

Эта проблема схематически представлена на рис. 1. Последовательные данные RDATA, представленные в коде NRZ, принимаются по линии Ethernet со скоростью 100Мбит/с. Цифровая схема ФАПЧ (Digital Phase-Locked Loop, DPLL) извлекает 100-мегагерцный тактовый сигнал RCLK из потока данных, поступающих со скоростью 100 Мбит/с, и позволяет заталкивать данные побитно в 8-разрядный регистр сдвига. В то же самое время схема синхронизации по байтам ищет в принимаемом потоке данных последовательность битов спе­циального вида, которой отмечаются границы между байтами. Обнаруживая одну из них, схема синхронизации по байтам выдает сигнал SYNC и поступает так на каждом восьмом такте сигнала RCLK; таким образом, сигнал SYNC возникает всякий раз, когда регистр сдвига содержит выровненный по границам 8-бито­вый байт принимаемых данных. В остальной части системы тактирование осу­ществляется тактовым сигналом SCLK с частотой 33.33 МГц. Нам необходи­мо переносить каждый выровненный по границам байт RBYTE[7:0] в регистр SREG, находящийся в той части системы, которая работает с тактовым сигна­лом SCLK.

На рис. 2 приведены несколько временных диаграмм. Сразу видно, что сигнал выравнивания байтов по границам SYNC имеет активный уровень только в течение 10 нс в пределах байта. Нет никакой надежды, что удастся каждый раз привязывать этот сигнал к системному тактовому сигналу SCLK, период которо­го, равный 30 нс, много больше.

Стратегия, которой следуют практически всегда в ситуации подобного рода, состоит в том, что сначала выровненные по границам данные заносят в регистр хранения HREG по тактовому сигналу RCLK из принимаемого потока данных. Это дает нам значительно больше времени, в данном случае - 80 нс, чтобы ра­зобраться с принятым байтом. Таким образом, блок, помеченный вопроситель­ным знаком "?" на рис. 1, можно заменить схемой, показанной на рис. 3, состоящей из регистра HREG и узла, названного "SCTRL". Функция этого узла заключается в вырабатывании сигнала SLOAD в течение точно одного периода системного тактового сигнала SCLK, равного 30 нс, так, чтобы сигналы на выхо­дах регистра HREG на этом интервале оставались постоянными и тем самым было удовлетворено требование неизменности сигнала в течение времени установле­ния и времени удержания регистра SREG, переключающегося по сигналу SCLK.

Рис 3.

Правила, которые могут помочь при конструировании синхронизирующих устройств:

• Минимизируйте число подсистем, работающих с различными тактовыми сиг­налами.

• Четко определите границы между всеми тактовыми сигналам и и в явном виде поместите на этих границах синхронизирующие устройства.

• Обеспечьте для каждого синхронизирующего устройства достаточное время выхода из метастабильности, чтобы сбои синхронизирующих устройств были редкими и происходили с много меньшей вероятностью, чем возникновение неисправности в других местах.

• Проанализируйте работу синхронизирующего устройства при различных воз­можных сдвигах сигналов во времени, в том числе при более быстрых и бо­лее медленных тактовых сигналах, которые могут подаваться на схему при моделировании или при модернизации системы.

• Осуществите моделирование работы системы в широком диапазоне возмож­ных временных соотношений между сигналами.