Схемы с памятью

Эти схемы позволяют строить автоматы наиболее удобным способом, т. к. помимо комбинационной части содержат на кристалле триггеры (регистры), обычно типа D (рис. 1.14). ПЛМ с памятью характеризуется четырьмя параметрами. Кроме трех обычных параметров, она имеет и параметр r — число элементов памяти (разрядов регистра). Структура рис. 1.14 совпадает с канонической схемой автомата. Результат данного шага обработки информации зависит в ней от результатов предыдущих шагов, что обеспечивается обратной связью с регистра на вход ПЛМ. Максимальное число внутренних состояний автомата 2¹. Автомат рассматривается как синхронный — петля обратной связи активизируется только по разрешению тактовых сигналов ТС.

Рис. 1.14. Структура ПЛМ с памятью

ПМЛ с разделяемыми конъюнкторами

Наряду с модификациями схем, рассмотренными выше, существуют и спе­цифические модификации, относящиеся только к ПМЛ. К ним относится вариант с так называемыми разделяемыми конъюнкторами. Прием "разделе­ния конъюнкторов" состоит в следующем. Для двух смежных элементов ИЛИ отводится некоторое количество конъюнкторов (например, 16), кото­рое может быть произвольно разделено между этими смежными элемента­ми. Другие элементы ИЛИ использовать данный набор конъюнкторов не могут. Полного программирования матрицы ИЛИ здесь не возникает, но все же эта модификация является шагом в направлении к ПЛМ.

Вариант с разделяемыми конъюнкторами смягчает наиболее очевидное ог­раничение функциональных возможностей простых (жестких) ПМЛ — фик­сированное число элементов И на входах элементов ИЛИ, которого может не хватить при воспроизведении сложных функций. Имея ПМЛ с разделяе­мыми конъюнкторами и размещая сложную функцию рядом с простой, можно позаимствовать часть общего набора конъюнкторов у простой функ­ции в пользу сложной.

Рис. 1.15. Пример реализации разделения термов в ПМЛ

Вариант схемотехнической реализации разделяемости конъюнкторов показан на рис. 1.15. В ПМЛ имеется дополнительный набор элементов ИЛИ и сложения по модулю 2 (ИСКЛЮЧАЮЩЕЕ ИЛИ), с помощью которого можно комбинировать сигналы выходов обеих основных схем ИЛИ для образования окончательных значений функций F1 и F2. Выходы основных схем ИЛИ могут объединяться по операциям дизъюнкции или сложения по модулю 2 и распределяться по основным выходам F1 F2. Операция сложения по модулю 2 дает дополнительные функциональные возможности. Характер получаемых функций зависит от того, какой из трех транзисторов в показанных двух группах будет проводящим.

ПМЛ серии К1556

Первая отечественная ПМЛ появилась в серии КР1556 (микросхема ХЛ8, за которой последовали ИС ХП4, ХП6, ХП8). Микросхема ХЛ8 — ПМЛ с двунаправленными выводами (входами-выходами), структура которой показана на рис. 1.16. Число входов может изменяться от 10 (входы, показанные с левой стороны матрицы) до 16, если все двунаправленные выводы В2...В7 запрограммированы как входы. Число выходов изменяется от 2 до 8. Сум­марное число входов и выходов не может превышать 18.

Рис. 1.16. Структура ПМЛ КР1556ХЛ8

Выходные буферы ПМЛ получают разрешение или запрещение работы от матрицы И, как было рассмотрено в предыдущем параграфе. Набор элементов ИЛИ состоит из 8 элементов с семью входами, т. е. на каждый элемент ИЛИ приходится по 7 конъюнкторов с числом входов от 10 до 16. Исходя из сказанного, можно оценить и размерность матрицы И, содержащей 2048 узлов (64 x 32).

Рис. 1.17. Структура ПМЛ КР1556ХП4

В микросхемах типа ХП имеются элементы памяти — триггеры типа D, число которых совпадает с цифрой в обозначении ИС (4, б или 8). Структура ИС ХП4 (рис. 1.17) имеет первый уровень логики, на котором образуются термы входных переменных, второй уровень — матрица ИЛИ, состоящая из 8 дизъюнкторов (четырех 7-входовых и четырех 8-входовых). Выходные усилители выполнены по схеме с тремя состояниями. Четыре D-триггера имеют управление от положительного фронта внешнего синхросигнала С. Сигнал ОЕ управляет буферами, подключенными к выходам триггеров.

Число входов у ПМЛ типа ХП — восемь, число выходов 8(4), 8(2) и 8 для ХП4, ХП6 и ХП8 соответственно, задержка между выводами вход-выход не более 40 не, а между тактовым сигналом и выходом не более 25 не. Потребление тока — 180 mA.

Пример подготовки задачи к решению с помощью ПМЛ

Пусть на ПМЛ КР1556ХП4 требуется реализовать 4-х разрядный синхронный счетчик, выполняющий помимо операции счета также операцию параллельной асинхронной загрузки.

Для реализации устройства на основе ПЛМ или ПМЛ его функции нужно определить как систему переключательных функций.

В § 3.8 рассмотрен синхронный счетчик, построенный на триггерах типа JK, здесь же в нашем распоряжении имеются триггеры типа D, соответственно видоизменяются и функции возбуждения триггеров.

Обозначим выходы разрядов счетчика, начиная с младшего, через Q0, Q1, Q2, Q3. Сигнал асинхронной загрузки обозначим как LE (Load Enable). За­гружаемое слово — A3A2A1A0.

Триггер младшего разряда счетчика переключается от каждого входного сигнала при отсутствии сигнала загрузки и принимает значение A0 при загрузке. Следовательно, для его выхода в новом состоянии можно записать

Q0H = LE^ Q0^VLE A0,

где первое слагаемое отображает процесс переключения триггера, а второе — параллельную загрузку.

Следующий разряд переключается только при условиях отсутствия сигнала загрузки и единичном состоянии триггера младшего разряда. При Q0=Q этот триггер сохраняет свое состояние. Для его выхода можно записать:

Q1H = LE^ Q1^Q0VLE^ Q1Q0^VLE A1

где первое слагаемое отображает переключение триггера, второе — сохранение его состояния при Q0 = 0, третье — загрузку.

Продолжая аналогичные рассуждения, для последующих разрядов счетчика можно получить соотношения:

Q2H = LE^ Q2^Q1Q0VLE^ Q2Q1^VLE^ Q2Q0^VLE A2;

Q3H ⁼ LE^ Q3^Q2Q1Q0VLE^ ÎQ3Q2^V Q3Q1VLE^ Q3Q0^VLE A3,

где первые слагаемые отображают процесс переключения разряда, последние — параллельную загрузку, а промежуточные — сохранение состояния при отсутствии условий переключения.

Поскольку искомые функции содержат не более пяти конъюнкций, возможна их непосредственная реализация на микросхеме ХП4 (в этой микросхеме чис­ло элементов И на входах элементов ИЛИ составляет 7 или 8 для разных выходов). Подробнее пример проектирования на основе ПМЛ рассмотрен в § 3.2.

При проектировании устройств на основе ПЛМ и ПМЛ пользуются подсистемами автоматизации проектирования, т. к. ручная подготовка задачи может оказаться неприемлемо громоздкой. Для подсистемы автоматизированного проек­тирования подготовка данных проводится с использованием входного языка таблиц или систем булевых уравнений, записанных в предусмотренной языком форме. Данные для программатора, пережигающего перемычки, получаются автоматически.

В подобных подсистемах имеются также режимы входного контроля ИС, про­веряющего целостность перемычек ИС до программирования; ввода данных с эталона, т. е. уже запрограммированной ИС, установленной в специальную со­единительную розетку; сравнения данных о программировании, находящихся в памяти подсистемы, с состоянием перемычек ИС и др.

В зарубежной схемотехнике ПМЛ получили широкое распространение. Примером может служить микросхема PAL 22V10 (буква V появилась от слова Versatile — гибкий, подвижный). У этой микросхемы 10 выходов, различающихся числом подключенных к ним конъюнкторов. Разные выходы имеют от 8 до 16 конъюнкторов. Выходные величины вырабатываются не просто дизъюнкторами, а более сложными схемами, называемыми макро­элементами (макроячейками).

Схема макроэлемента PAL 22V10 содержит триггер типа D с цепями тактирования, асинхронного сброса AR и синхронной установки SP1 (рис. 1.18). Мультиплексор "4—1" работает на выходной буфер, мультиплексор "2—1" передает сигналы обратной связи в матрицу И. Цепи с плавкими перемычками программируют мультиплексоры. На вход мультиплексора "4—1" подаются прямой и инверсный сигналы от логической части ПМЛ, а также регистровый выход (с триггера) и его инверсия. Сигнал обратной связи можно взять с выхода ПМЛ или с выхода триггера. При установке выходного буфера в третье состояние внешний вывод может быть использован как вход. Таким образом, любой из 10 программируемых выходов может быть либо входом, либо комбинационным или регистровым выходом при Н-активности или L-активности выходного сигнала.

Макроячейки, подобные макроэлементам микросхемы 22V10, имеются также в широко известных схемах типа GAL фирмы Lattice Semiconductor.

' Сигналы AR и SP вырабатываются специальными термами матрицы И.

Рис. 1.18. Схема макроэлемента PAL 22V10

Пример более сложной структуры PLD

На рис. 1.19 показана структура (матрица И и один из 12 макроэлементов) БИС, интересная тем, что, будучи простой, сочетает в себе, тем не менее, несколько типичных для PLD приемов повышения функциональной гибкости: возможность разделения термов между соседними макроэлементами, программируемость полярности вырабатываемой логической функции (реализуемость F или F1^), программируемость типа триггера (D или Т), возможность выбора комбинационного или регистрового выхода, двунаправленность внешнего вывода.

Единая матрица И имеет 32 входа для подачи входных переменных и два входа для подачи сигналов обратной связи с выхода мультиплексора и использования внешнего вывода макроячейки в качестве входа при установке выходного буфера в третье состояние.

Конъюнкторы, имеющие по 68 входов, вырабатывают термы, которые подаются на элементы ИЛИ (по четыре терма на каждый из двух элементов ИЛИ). Столбец из четырех программируемых мультиплексоров реализует разделяемость термов, позволяя данному макроэлементу не только использовать термы от своих конъюнкторов, но и получать термы от соседних макроэлементов (при программировании мультиплексоров 1 и 4 на передачу данных от верхних входов) или отдавать свои термы соседям с выходов четырехвходовых дизъюнкторов.

Окончательный набор термов формируется дизъюнктором, на входы которого поступают выходные сигналы мультиплексоров столбца. Программирование мультиплексора на передачу данных от нижнего входа исключает поступающие на него термы из формируемого набора.

Выработанная логическая функция передается в дальнейшие части макроэлемента через сумматор по модулю 2, на второй вход которого при программировании может быть подана логическая единица или логический ноль. В первом случае, проходя через элемент М2, функция инвертируется, во втором — не изменяется. Выход элемента М2 подключен к мультиплексору, информационные входы которого помечены буквами D и Т. Если этот мультиплексор запрограммирован на передачу сигнала от входа D, то триггер просто получает сигнал и функционирует как триггер типа D. Если же мультиплексор запрограммирован на передачу сигнала от входа Т, то триггер через обычный элемент сложения по модулю 2 замкнут в петлю обратной связи. При этом нулевое значение сигнала на верхнем входе обычного (не программируемого) элемента М2 обеспечивает передачу на вход триггера сигнала его текущего состояния Q, т. е. при поступлении тактового импульса состояние триггера сохранится. Единичное значение сигнала на верхнем входе элемента М2 приводит к сложению величины Q с единицей по модулю 2, т. е. к подаче на вход триггера через мультиплексор величины Q, что ведет к переключению триггера. Видно, что в этом случае триггер работает как синхронный триггер типа Т, причем роль сигнала Т играет сигнал на выходе программируемого элемента М2.

Мультиплексор, информационные входы которого помечены буквами R (от Registered) и С (от Combinatorial), осуществляет в зависимости от программирования выбор типа выхода макроэлемента — в виде запоминаемого сигнала Q от триггера или непосредственно комбинационной функции по линии С, идущей в обход триггера. Через буфер с тремя состояниями выход макроэлемента связан с контактной площадкой (внешним выводом). Если буфер находится в третьем состоянии, контакт может использоваться как входной, с которого сигнал поступает в матрицу И.

Для управления триггером можно выбрать с помощью мультиплексора со входами А и S либо синхронный вариант (т. е. тактирование общим синхросигналом всей микросхемы), либо асинхронный (т. е. с выработкой сигнала тактирования от отдельного терма, иначе говоря, разрешением принятия информации при появлении определенной комбинации входных сигналов матрицы И).

Рис. 1.19. Структура БИС типичной PLD

Микросхема реализована по КМОП технологии, ее сложность оценивается числом 1800 эквивалентных вентилей. Двенадцать макроэлементов за счет комбинирования своих термов с термами соседних макроэлементов позволяют получать логические функции от 4, 8, 12 либо 16 термов. Время распространения сигналов через матрицу составляет приблизительно 25 ns.