
- •Способы представления цифровой информации. Основные характеристики элементов эвм. Логическая модель элементов с потенциальным представлением информации.
- •7.Потребляемая мощность.
- •Перeключательная характеристика цифрового элемента. Понятие Базиса. Таблицы Истинности, Прямые и инверсные входы и выходы логических элементов. Уго элементов.
- •Реализация функций Алгебры логики (фал) на элементах эвм. Способы задания функций. Переход от одних способов задания фал к другим. Минимизация Методом Квайна Мак-Класски.
- •Построение комбинационных схем на логических элементах. Технологии минимизации комбинационных схем. Использование диаграмм Вейча для минимизации фал.
- •Задачи анализа и синтеза цифровых схем. Минимизация не полностью определенных фал.
- •Мультиплексоры и их назначение. Уго. Увеличение разрядности мультиплексоров. Реализация фал на мультиплексоре.
- •Дешифраторы и их назначение, построение, увеличение разрядности дешифраторов. Реализация фал на дешифраторе.
- •Использование мультиплексоров, дешифраторов и запоминающих устройств для построения логических функций.
- •Сумматоры. Комбинационные сумматоры. Принципы организации цепей переноса в сумматорах. (досмотреть)
- •Сумматоры. Накапливающие сумматоры. Принципы организации цепей переноса в сумматорах.
- •Сумматоры. Принципы организации цепей переноса в сумматорах.
- •Элементарные триггерные ячейки на элементах и-не и или-не. Rs- триггер, таблица и матрица переходов.
- •Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение произвольного триггера на базе rs- триггера.
- •Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение триггера на базе dVтриггера.
- •Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение триггера на базе jKтриггера.
- •Таблицы и матрицы переходов:
- •Построение произвольного триггера на базе jk – триггера
- •Асинхронные и синхронные триггерные схемы. Двухступенчатые триггерные схемы.
- •Схемы триггеров со статическим и динамическим управлением записью.
- •Синхронные и асинхронные одноступенчатые триггеры типов rs,dv,t.
- •Jk-mSиDv-mSтриггеры. Схема, временная диаграмма, определение параметров.
- •Триггер с динамическим управлением записью. Особенности работы. Временная диаграмма.
- •Регистры. Классификация. Уго регистров. Регистры хранения и регистры сдвига. Реверсивный регистр.
- •Регистры хранения и регистры сдвига. Обобщенная схема регистра сдвига.
- •Счетчики. Классификация счетчиков. Понятие модуля пересчета. Схемы суммирующих и вычитающих счетчиков. Временные параметры.
- •Счетчик по модулю м. Проектирование счетчиков. Изменение модуля пересчета.
- •Проектирование счетчика с заданным набором состояний на rSтриггерах.
- •Проектирование счетчика с заданным набором состояний на dVтриггерах.
- •Проектирование счетчика с заданным набором состояний на jk триггерах.
- •Таблицы и матрицы переходов:
- •Счетчики. Реверсивный счетчик. Функция параллельной загрузки. Увеличение разрядности.
- •Асинхронные счетчики. Построение счетчика произвольной разрядности. Организация цепей переноса в асинхронных счетчиках.
- •Микросхемы памяти. Организация микросхемы памяти с произвольной выборкой. Временная диаграмма цикла записи.
- •Уго микросхемы памяти.
- •Микросхемы памяти. Общая структура микросхемы памяти с произвольной выборкой. Временная диаграмма цикла чтения.
- •Реализация фал на микросхеме памяти.
- •Запоминающая ячейка статического типа, устройство и принцип работы.
- •Запоминающая ячейка динамического типа, устройство и принцип работы.
- •Программируемые логические интегральные схемы. Основные принципы построения плм.
- •Обобщенная структура плис fpga. Основные элементы, их назначение принцип работы.
- •Обобщенная структура плис fpga. Назначение и устройствоClb.
- •Реализация логических функций в плис, lut- назначение и устройство.
- •Блоки ввода вывода Плис, Теневая память. Программируемые соединения.
- •Ассоциативная память. Организация, способ выборки, отличия от адресного зу.
- •Кэш память. Организация, взаимодействие с процессором и озу.
Сумматоры. Комбинационные сумматоры. Принципы организации цепей переноса в сумматорах. (досмотреть)
Микросхемы сумматоров (Adder) предназначены для суммирования двух входных двоичных кодов, то есть выходной код будет равен арифметической сумме двух входных кодов. Сумма двух двоичных чисел с числом разрядов N может иметь число разрядов (N + 1).Этот дополнительный (старший) разряд называется выходом переноса. Сумматоры бывают одноразрядные (для суммирования двух одноразрядных чисел), 2-х разрядные (суммируют 2-х разрядные числа) и 4-х разрядные (суммируют 4-х разрядные числа). Помимо выходных разрядов суммы и выхода переноса, сумматоры имеют вход расширения (другое название - вход переноса) С (Cl в Xilinx) для объединения нескольких сумматоров с целью увеличения разрядности. Если на этот вход приходит единица, то выходная сумма увеличивается на единицу, если же приходит нуль, то выходная сумма не увеличивается. Если используется одна микросхема сумматора, то на ее вход расширения C необходимо подать нуль. Сумматоры могут использоваться также для суммирования чисел в отрицательной логике (когда логической единице соответствует электрический нуль, и наоборот, логическому нулю соответствует электрическая единица). Но в этом случае входной сигнал переноса С также становится инверсным, поэтому при использовании одной микросхемы сумматора на вход С надо подать электрическую единицу (высокий уровень напряжения). Инверсным становится и выходной сигнал переноса Р (CO –carry-out), низкий уровень напряжения на нем (электрический нуль) соответствует наличию переноса. То есть получается, что сумматор абсолютно одинаково работает как с положительной, так и с отрицательной логикой. Так же в сумматорах для операндов со знаком, представленных в дополнительном коде используется сигнал переполнения (OFL — overflow).
Деление по способу организации процесса суммирования: комбинационные и накапливающие. Комбинационный сумматор - это некоторое логическое устройство, обеспечивающее получение сигналов суммы и переноса при одновременной подаче кодов исходных слов. На её входы одновременно приходят данные: первый операнд X и второй операнд Y.Отличительная особенность комбинационной схемы сумматора - одновременная подача первого и второго слагаемых. Другая особенность – высокое быстродействие и то, что они не сохраняют результат. Логика работы:
,
.
Сумматоры. Накапливающие сумматоры. Принципы организации цепей переноса в сумматорах.
Сумматоры
выполняют арифметическое сложение и
вычитание чисел. Имеют
самостоятельное значение и являются
также ядром схем арифметико-логических
устройств (АЛУ), реализующих ряд
разнообразных операций и являющихся
непременной частью всех процессоров.
Сумма двух двоичных чисел с числом разрядов N может иметь число разрядов (N + 1). Этот дополнительный (старший) разряд называется выходом переноса.
Классификация сумматоров:
1. По количеству входов: a. 2 входа (полусумматор) обозначается HS (haftSum); b. 3 входа (полный сумматор) обозначается S (Sum)
2. По способу организации процесса суммирования: a. одноразрядные/многоразрядные; b. комбинационного /накапливающего типа.
3. По способу последовательности разрядов суммируемых слов: a. с младших разрядов; b. со старших разрядов.
4. По наличию тактовых импульсов: a. синхронный; b. асинхронный.
5. По переносу (многоразрядные сумматоры): групповой, последовательный, сквозной, параллельный.
Одноразрядный сумматор имеет 3 входа (2 слагаемых и перенос из предыдущего разряда) и 2 выхода (суммы и переноса в следующий разряд).
Сумматор
накапливающего типа
- это схема с памятью. Сначала задаётся
в какой-то момент времени t1 первое
слагаемое X; оно запоминается в памяти
сумматора. Затем, в момент времени t2
подаётся второе слагаемое Y. Через
некоторое время t-задержки на выходе
сумматора возникает S и сигнал переноса
P.
В обычном сумматоре накапливающего типа используются триггерные схемы.
Из сумматора комбинационного очень легко получается сумматор накапливающего типа: если выход комбинационного сумматора нагрузить на регистр. Вначале происходит обнуление этого регистра. Тогда вы можете в первый момент времени подать первое слагаемое и запомнить результат в регистре хранения. А затем, в момент времени t2 за счёт обратной связи, на второй вход комбинационного сумматора подаётся предыдущее слагаемое.
Такая комбинация - регистра хранения и комбинационного сумматора – позволяет реализовать сумматор накапливающего типа.
Параллельный
перенос: Сумматоры
с параллельным переносом не имеют
последовательного распространения
переноса вдоль разрядной сетки. Во
всех разрядах результаты вырабатываются
одновременно,
параллельно
во времени. Сигналы переноса для данного
разряда формируются специальными
схемами, на входы которых поступают все
переменные, необходимые для выработки
переноса, т. е. те, от которых зависит
его наличие или отсутствие. Ясно, что
это внешний входной перенос Свх (если
он есть) и значения всех разрядов
слагаемых, младших относительно данного.
Одноразрядные сумматоры, имеющиеся в
разрядных схемах, здесь упрощены, т. к.
от них выход переноса не требуется,
достаточно одного выхода суммы.
Обозначение CR от слова carry
(перенос).
Недостаток
– геометрически растущее оборудование.
Применяется в основном при небольшой
разрядности.
Сквозной
перенос (разобраться):
Сигнал Pi-2 - это признак переноса из предыдущего разряда. Он, естественно, поступает на вход i-1 разряда. И дальше он должен поступать на все остальные разряды в зависимости от того, распространяется перенос по этой цепочке, или нет. Время переноса: tП = (n −1) ⋅ (tзИ + tзИЛИ) ,где tзИ – время задержки на элементе "И"; tзИЛИ – время задержки на элементе"ИЛИ".
Групповой перенос:
n-разрядное число делится на группы, в котором используется параллельный перенос, между группами используется сквозной перенос, одновременно вырабатываемый с образованием сумм.
На практике обычно используют цепи переноса смешанного типа - параллельный перенос для маленьких групп, а между группами - сквозной перенос.