6. Мультиплексоры и их назначение. Уго. Увеличение разрядности мультиплексоров. Реализация фал на мультиплексоре.

Мультиплексор реализует некоторая комбинационная схема (мультиплексорная схема), которая будет иметь n входов адреса (на которые будут подаваться сигналы x1,..., xn ), 2ⁿ входов DI - DataInput (вход данных -информационный сигнал) и один выход DO - это DataOut (выход данных - информационный выход). По существу, эта схема коммутирует 2ⁿ входных каналов на выходной канал.

Номер коммутируемого канала будет определяться набором сигналов x1,..., x_n .

Мультиплексор выполняет функцию, обратную дешифратору. Там один вход коммутируется на один из 2ⁿ выходов. Из той функции, которую выполняет мультиплексор, понятна его реализация в схеме. Допустим, имеем мультиплексор на два входа и один выход: DI₀ - первый информационный вход. DI₁ - второй информационный вход. При подаче 0 на адресный вход X1, на выход DO будет передаваться сигнал с первого информационного входа DI₀; при подаче 1 - со второго информационного входа DI₁.

Аналогично рассмотрим мультиплексор, имеющий четыре информационных входа (адресных входа два - x1и x2) и один выход: первый элемент имеет адрес 00 ( x1=0 , т.е. x1 ; и x2=0 , т.е. x2 ); второй - 01; третий 10; четвёртый - 11.

На основное поле ставится обязательно "MUX" - т.к. это мультиплексор. Имеется так же поле DI – поле информационных входов. Нумеруются информационные входы по номерам наборов. Так же – имеется адресное поле; в адресном поле указываются веса соответствующих разрядов (весовые коэффициенты). А на выходе, в данном случае, стоит инверсия. То есть при коммутации какого-то сигнала DIi, будет передаваться на выход инверсия этого сигнала.

Мультиплексор коммутирует на выход один из информационных входов.

E - вход разрешения.

Между n (количество информационных входов) и k (количество адресных входов) существует зависимость: максимальное количество входов данных n=2^k; количество адресных входов k=log₂n

УВЕЛИЧЕНИЕ РАЗРЯДНОСТИ МУЛЬТИПЛЕКСОРОВ

А если у нас есть только элемент КП2? Нам нужно построить мультиплексор общий, чтобы он имел один выход. И на нём реализовать функцию. Как на базе элемента КП2 (4→1)х2 построить 8→1 ? Прежде всего, должен быть объединяющий элемент. Какой это будет элемент, зная работу мультиплексора? Элемент "ИЛИ" (1).

А как нам поступить с E входами (входами разрешения), если их два? Нужно сделать так, чтобы работал либо один, либо второй - следовательно, между ними надо поставить инвертор:

Если будет 0 - работает верхняя половина; будет 1 - работает нижняя половина. А что будет на выходе того, который не работает? Ноль. А чтобы разрешить второму проходить при нуле? Поэтому соединяющий элемент должен быть, конечно "ИЛИ".

При та ком соединении E - окажется старшим адресным разрядом (в данном случае, A2).

Как с помощью мультиплексора на n адресных входов реализовать ФАЛ от (n+1) переменной.

7. Дешифраторы и их назначение, построение, увеличение разрядности дешифраторов. Реализация фал на дешифраторе.

Для обратного преобразования двоичных чисел в небольшие по значению десятичные числа (или для преобразования двоичного кода в десятичный (унитарный)) используются дешифраторы (называемые также декодерами). Входы дешифратора предназначаются для подачи двоичных чисел, выходы последовательно нумеруются десятичными числами. При подаче на входы двоичного числа появляется сигнал на определенном выходе, номер которого соответствует входному числу.

Дешифратор - это некоторая комбинационная схема; назначение её можно реализовать в следующем виде: она будет иметь n входов и 2ⁿ выходов (полный дешифратор).

При любой комбинации поступающих на вход сигналов всегда будет возбуждён только один из выходов.

Номер этого возбуждённого выхода будет определяться номером набора.

Рассмотрим простейший случай, когда количество входов этой комбинационной схемы =1. Схема будет реализована очень просто: это будет некий инвертер; на него подаётся наша переменная X1. И будет два выхода: F1=nX1 и F2=X1 вырожденный дешифратор типа 1 на 2 ( 1→2 ).

Вообще, если схема реализует 2ⁿ выходов - это полный дешифратор (когда n входов и 2ⁿ выходов => обозначается: n→2ⁿ ).

Кроме полного - есть может быть ещё и неполный дешифратор - это такая комбинационная схема, которая имеет n входов и будет иметь количество выходов N <2ⁿ . Такой дешифратор обычно обозначается (n x N).

Неполные дешифраторы обычно бывают 4x10.

У прямого дешифратора - единица может быть только на одном из выходов. Запишем схему полного прямого дешифратора на 4 входа:

Если у этого дешифратора (который мы сейчас нарисовали) мы заменим все элементы И на элементы "И-НЕ", то мы получим дешифратор с инверсией. При любой комбинации сигналов, подаваемых на дешифратор, у нас всегда будет нулевой уровень только на одном из входов.

Если говорить об условном графическом обозначении (УГО) дешифраторов, то его можно представить следующим образом: изображение имеет дополнительные поля; у входов обычно записывают веса разрядов 1-2-4-8; у выходов - записываются номера наборов.

В большинстве англоязычных обозначений DC - Decoder.

Если дешифратор выполнен по схеме с открытым коллектором, это обозначается в УГО.

Такая реализация позволяет достаточно легко расширять количество выходов. Как это делается? Сигнал на старший разряд второго дешифратора подаётся как инверсия старшего разряда первого дешифратора (через инвертор). Когда этот сигнал =1 - работает первая половинка; когда =0 - вторая:

На дешифраторах могут быть реализованы ФАЛ.

Пример: Y = X2X1nX0 + X2nX1X0+ nX2X1nX0+ X2nX1nX0+ nX2nX1nX0.

Логические переменные подаются на адресные входы дешифратора: X0 на вход А0, X1 на вход А1, X2 на вход A2. Тогда первый минтерм (110) активизирует выход дешифратора №5, второй минтерм (101) - выход №3, третий (0101) – выход №2, четвертый (100) – выход №4, пятый (000) – выход №0. Так как ФАЛ должна равняться«1» при реализации любого из этих минтермов, то выходы 0,2,3,4,5 следует подать на входы схемы ИЛИ при использовании дешифраторов с активным сигналом”1” на выходе или схемы И-НЕ, если используется дешифратор с активным сигналом лог. «0» на выходе. Если число минтермов реализуемой функции больше половины числа наборов логических переменных, то целесообразно реализовать исходную функцию через ее инверсию.