
- •Способы представления цифровой информации. Основные характеристики элементов эвм. Логическая модель элементов с потенциальным представлением информации.
- •7.Потребляемая мощность.
- •Перeключательная характеристика цифрового элемента. Понятие Базиса. Таблицы Истинности, Прямые и инверсные входы и выходы логических элементов. Уго элементов.
- •Реализация функций Алгебры логики (фал) на элементах эвм. Способы задания функций. Переход от одних способов задания фал к другим. Минимизация Методом Квайна Мак-Класски.
- •Построение комбинационных схем на логических элементах. Технологии минимизации комбинационных схем. Использование диаграмм Вейча для минимизации фал.
- •Задачи анализа и синтеза цифровых схем. Минимизация не полностью определенных фал.
- •Мультиплексоры и их назначение. Уго. Увеличение разрядности мультиплексоров. Реализация фал на мультиплексоре.
- •Дешифраторы и их назначение, построение, увеличение разрядности дешифраторов. Реализация фал на дешифраторе.
- •Использование мультиплексоров, дешифраторов и запоминающих устройств для построения логических функций.
- •Сумматоры. Комбинационные сумматоры. Принципы организации цепей переноса в сумматорах. (досмотреть)
- •Сумматоры. Накапливающие сумматоры. Принципы организации цепей переноса в сумматорах.
- •Сумматоры. Принципы организации цепей переноса в сумматорах.
- •Элементарные триггерные ячейки на элементах и-не и или-не. Rs- триггер, таблица и матрица переходов.
- •Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение произвольного триггера на базе rs- триггера.
- •Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение триггера на базе dVтриггера.
- •Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение триггера на базе jKтриггера.
- •Таблицы и матрицы переходов:
- •Построение произвольного триггера на базе jk – триггера
- •Асинхронные и синхронные триггерные схемы. Двухступенчатые триггерные схемы.
- •Схемы триггеров со статическим и динамическим управлением записью.
- •Синхронные и асинхронные одноступенчатые триггеры типов rs,dv,t.
- •Jk-mSиDv-mSтриггеры. Схема, временная диаграмма, определение параметров.
- •Триггер с динамическим управлением записью. Особенности работы. Временная диаграмма.
- •Регистры. Классификация. Уго регистров. Регистры хранения и регистры сдвига. Реверсивный регистр.
- •Регистры хранения и регистры сдвига. Обобщенная схема регистра сдвига.
- •Счетчики. Классификация счетчиков. Понятие модуля пересчета. Схемы суммирующих и вычитающих счетчиков. Временные параметры.
- •Счетчик по модулю м. Проектирование счетчиков. Изменение модуля пересчета.
- •Проектирование счетчика с заданным набором состояний на rSтриггерах.
- •Проектирование счетчика с заданным набором состояний на dVтриггерах.
- •Проектирование счетчика с заданным набором состояний на jk триггерах.
- •Таблицы и матрицы переходов:
- •Счетчики. Реверсивный счетчик. Функция параллельной загрузки. Увеличение разрядности.
- •Асинхронные счетчики. Построение счетчика произвольной разрядности. Организация цепей переноса в асинхронных счетчиках.
- •Микросхемы памяти. Организация микросхемы памяти с произвольной выборкой. Временная диаграмма цикла записи.
- •Уго микросхемы памяти.
- •Микросхемы памяти. Общая структура микросхемы памяти с произвольной выборкой. Временная диаграмма цикла чтения.
- •Реализация фал на микросхеме памяти.
- •Запоминающая ячейка статического типа, устройство и принцип работы.
- •Запоминающая ячейка динамического типа, устройство и принцип работы.
- •Программируемые логические интегральные схемы. Основные принципы построения плм.
- •Обобщенная структура плис fpga. Основные элементы, их назначение принцип работы.
- •Обобщенная структура плис fpga. Назначение и устройствоClb.
- •Реализация логических функций в плис, lut- назначение и устройство.
- •Блоки ввода вывода Плис, Теневая память. Программируемые соединения.
- •Ассоциативная память. Организация, способ выборки, отличия от адресного зу.
- •Кэш память. Организация, взаимодействие с процессором и озу.
Уго микросхемы памяти.
Разрядность памяти – разрядность ячейки памяти, т.е. разрядность минимальной адресуемой единицы памяти..
Слово памяти – адресуемая единица.
Количество слов = 2^n входов.
Цикл чтения/записи ПП запоминающего ус-ва.
Память
имеет 3 режима работы: запись чтение и
хранение.
Временные диаграммы чтения записи:
На них показаны времена выборки относительно адреса tA и выбора tcs, длительности импульсов tw различных сигналов и цикла адреса tSY(A), задержка tDZ перехода выхода из активного состояния в состояние отключено, времена предустановки tSU и удержания tH с указанием сигналов, для которых они отсчитываются. Приведено время восстановления trec(WR), отсчитываемое как необходимая пауза между повторениями активных интервалов сигнала WR.
Для
построения ЗУ произвольной емкости
применяют:
- Увеличение разрядности микросхем
- Увеличение адресности ЗУ
Микросхемы памяти. Общая структура микросхемы памяти с произвольной выборкой. Временная диаграмма цикла чтения.
Ячейки памяти составляют двумерный массив, т.е. матрицу и те из них, что находятся на одной строке условно называются строкой, а те, что друг под другом - условно столбцом и образуют зону хранения. Функция выборки обеспечивается дешифраторами.
Усилители записи/чтения необходимы для преобразования уровня сигнала в понятный для других устройств вид.
Регистр адреса содержит адрес ячейки к которой нужно получить доступ, при этом часть регистра – это адрес строки а вторая часть – адрес столбца.
Временные параметры:
tW – длительность сигнала
tREC– интервал между сигналами
tSU – время установления одного сигнала относительно другого, определяется как интервал времени между началами двух сигналов на разных входах микросхемы
tV– время сохранения одного сигнала после другого, определяется как интервал времени между окончаниями двух сигналов на разных входах микросхемы
tCY – время цикла определяется интервалом времени между началами (окончаниями) сигналов на адресных или одном из управляющих входов, в течении которого микросхема выполняет функцию записи(tCYW) или считывания (tCYR).
Обратимся
к временной диаграмме и кратко опишем
работу микросхемы статического ОЗУ с
использованием временных параметров.
При записи информации вначале подают
адресный код A1,
A2,
..., A7затем
сигнал записи WR/RD
= 1 и бит информации на вход DI.
Доступ к накопителю открывает сигнал,
который должен быть установлен навходе
CS
спустя время tSU(A‑CS)относительно
сигналов кода адреса. Длительность
сигнала
определяют параметрыtW(CS),
а длительность интервала между сигналами
параметромtREC(CS).
Сигналы кода адреса необходимо сохранять
на время tV(CS‑A)после
снятия сигнала
.
В течении всего цикла записи tCYWвыход микросхемы находится в Z-состоянии. Для статических ОЗУ длительность цикла записи определяется как сумма длительности сигнала и интервала между сигналами tCYW = tW(CS) + tSU(A‑CS).
Реализация фал на микросхеме памяти.
ППЗУ с организацией 2mxn по поступающему на его вход m-разрядному адресу выдает n-разрядное выходное слово, хранящееся в ячейке с данным адресом. Такое ЗУ воспроизводит систему переключательных функций, число которых равно разрядности выходного слова. Действительно, на каждом выходе может быть воспроизведена любая переключательная функция m -аргументов, а совокупность выходов даст n различных функций.
DI
– входные данные.
DO – выходные данные
A – адрес
W – запись/чтение
Cs – выборка кристалла (chip select) – эквивалентен E (Enable)
Реализация функции в СДНФ определяет большие затраты элементов памяти, однако цена элемента памяти значительно ниже цены логического элемента, поэтому даже при избыточности числа элементов памяти в несколько раз (в сравнении с числом логических элементов, необходимых для воспроизведения функции традиционным методом) реализация на ППЗУ может оказаться выгодной. Особенности ППЗУ указывают на целесообразность его использования для реализации в первую очередь функций, не поддающихся существенной минимизации. При этом время выполнения операции — время считывания данных из ЗУ.