
- •Способы представления цифровой информации. Основные характеристики элементов эвм. Логическая модель элементов с потенциальным представлением информации.
- •7.Потребляемая мощность.
- •Перeключательная характеристика цифрового элемента. Понятие Базиса. Таблицы Истинности, Прямые и инверсные входы и выходы логических элементов. Уго элементов.
- •Реализация функций Алгебры логики (фал) на элементах эвм. Способы задания функций. Переход от одних способов задания фал к другим. Минимизация Методом Квайна Мак-Класски.
- •Построение комбинационных схем на логических элементах. Технологии минимизации комбинационных схем. Использование диаграмм Вейча для минимизации фал.
- •Задачи анализа и синтеза цифровых схем. Минимизация не полностью определенных фал.
- •Мультиплексоры и их назначение. Уго. Увеличение разрядности мультиплексоров. Реализация фал на мультиплексоре.
- •Дешифраторы и их назначение, построение, увеличение разрядности дешифраторов. Реализация фал на дешифраторе.
- •Использование мультиплексоров, дешифраторов и запоминающих устройств для построения логических функций.
- •Сумматоры. Комбинационные сумматоры. Принципы организации цепей переноса в сумматорах. (досмотреть)
- •Сумматоры. Накапливающие сумматоры. Принципы организации цепей переноса в сумматорах.
- •Сумматоры. Принципы организации цепей переноса в сумматорах.
- •Элементарные триггерные ячейки на элементах и-не и или-не. Rs- триггер, таблица и матрица переходов.
- •Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение произвольного триггера на базе rs- триггера.
- •Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение триггера на базе dVтриггера.
- •Триггерные схемы. Классификация. Таблицы и матрицы переходов. Построение триггера на базе jKтриггера.
- •Таблицы и матрицы переходов:
- •Построение произвольного триггера на базе jk – триггера
- •Асинхронные и синхронные триггерные схемы. Двухступенчатые триггерные схемы.
- •Схемы триггеров со статическим и динамическим управлением записью.
- •Синхронные и асинхронные одноступенчатые триггеры типов rs,dv,t.
- •Jk-mSиDv-mSтриггеры. Схема, временная диаграмма, определение параметров.
- •Триггер с динамическим управлением записью. Особенности работы. Временная диаграмма.
- •Регистры. Классификация. Уго регистров. Регистры хранения и регистры сдвига. Реверсивный регистр.
- •Регистры хранения и регистры сдвига. Обобщенная схема регистра сдвига.
- •Счетчики. Классификация счетчиков. Понятие модуля пересчета. Схемы суммирующих и вычитающих счетчиков. Временные параметры.
- •Счетчик по модулю м. Проектирование счетчиков. Изменение модуля пересчета.
- •Проектирование счетчика с заданным набором состояний на rSтриггерах.
- •Проектирование счетчика с заданным набором состояний на dVтриггерах.
- •Проектирование счетчика с заданным набором состояний на jk триггерах.
- •Таблицы и матрицы переходов:
- •Счетчики. Реверсивный счетчик. Функция параллельной загрузки. Увеличение разрядности.
- •Асинхронные счетчики. Построение счетчика произвольной разрядности. Организация цепей переноса в асинхронных счетчиках.
- •Микросхемы памяти. Организация микросхемы памяти с произвольной выборкой. Временная диаграмма цикла записи.
- •Уго микросхемы памяти.
- •Микросхемы памяти. Общая структура микросхемы памяти с произвольной выборкой. Временная диаграмма цикла чтения.
- •Реализация фал на микросхеме памяти.
- •Запоминающая ячейка статического типа, устройство и принцип работы.
- •Запоминающая ячейка динамического типа, устройство и принцип работы.
- •Программируемые логические интегральные схемы. Основные принципы построения плм.
- •Обобщенная структура плис fpga. Основные элементы, их назначение принцип работы.
- •Обобщенная структура плис fpga. Назначение и устройствоClb.
- •Реализация логических функций в плис, lut- назначение и устройство.
- •Блоки ввода вывода Плис, Теневая память. Программируемые соединения.
- •Ассоциативная память. Организация, способ выборки, отличия от адресного зу.
- •Кэш память. Организация, взаимодействие с процессором и озу.
Таблицы и матрицы переходов:
RS – триггер на эл-тах И-НЕ: | ||||||
__ S |
__ R |
Q(t+1) |
Q(t) |
Q(t+1) |
__ S |
__ R |
0 |
0 |
Х |
0 |
0 |
1 |
Х |
0 |
1 |
0 |
0 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
0 |
1 |
0 |
1 |
1 |
Q(t) |
1 |
1 |
Х |
1 |
JK– триггер: | ||||||
J |
K |
Q(t+1) |
Q(t) |
Q(t+1) |
J |
K |
0 |
0 |
Q(t) |
0 |
0 |
0 |
А1 |
0 |
1 |
0 |
0 |
1 |
1 |
А2 |
1 |
0 |
1 |
1 |
0 |
А3 |
1 |
1 |
1 |
_____ Q(t) |
1 |
1 |
А4 |
0 |
DV– триггер: | ||||||
D |
V |
Q(t+1) |
Q(t) |
Q(t+1) |
D |
V |
0 |
0 |
Q(t) |
0 |
0 |
A1 |
____ A1В1 |
1 |
0 |
Q(t) |
0 |
1 |
1 |
1 |
0 |
1 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
1 |
А2 |
А2В2 |
Построение произвольного триггера на базе RS – триггера
Т – триггер D – триггер JK - триггер
R
S
C
Q
D

Т


R
S
C
Q





R
S
C
Q

&
&
K
J
С
Построение произвольного триггера на базе D – триггера (где JK триггер?)
Т – триггер
D
C
Q

Т
Построение произвольного триггера на базе jk – триггера
Т – триггер D – триггер
J
K
C
Q
D

Т


J
K
C
Q

С


Асинхронные и синхронные триггерные схемы. Двухступенчатые триггерные схемы.
Асинхронный триггер – триггер, состояние которого определяется в каждый момент времени состоянием входов, т.е изменения входного сигнала непосредственно передаются на выход триггера
Синхронный триггер – триггер, в котором приём входной информации определяется моментом подачи импульса на вход синхронизации С. Делятся на одноступенчатые и двухступенчатые.
Одноступенчатый
синхронный триггер.
Одноступенчатый синхронный RS триггер состоит из 2 частей – комбинационной схемы и запоминающей ячейки. КС представлена элементами D1 и D2, запоминающая ячейка элементами D3 и D4. Одноступенчатый синхронный RS-триггер синхронизируется потенциалом или единичным импульсом на входе С.
Двухступенчатый
синхронный триггер.
Двухступенчатые синхронные триггеры обозначаются «ТТ» . Это триггеры типа «Master-Slave» или MS-триггеры.
При С=0 прием входной информации в первую ступень закрыт, а поскольку на синхронизирующий вход второй ступени благодаря инвертору поступает 1, то приём информации во вторую ступень открыт. Вторая ступень принимает информацию, хранимую в первой ступени триггера.
При С=1 первая ступень открыта, а вторая закрыта. Информация, находящаяся на логических входах двухступенчатого триггера принимается в первую ступень.
Достоинством двухступенчатого триггера является то, что нет ограничения сверх на длительность импульса (как в одноступенчатых триггерах)
Недостаток: то что он более медленный чем одноступенчатый.
Схемы триггеров со статическим и динамическим управлением записью.
СИНХРОННЫЕ ТРИГГЕРЫ СОСТАТИЧЕСКИМ УПРАВЛЕНИЕМ ЗАПИСЬЮ
Входная информация в рассматриваемых триггерах принимается только тогда, когда значение СИ соответствует единице, т.е.в течение всей длительности СИ. Это означает, что при С = 1 переключение сигналов на логических входах вызывает изменение состояния триггера, т.е. выхода Q. Поэтому информацию на логических входах триггера, как правило, меняют при С = 0.Синхронный RS-триггер со статическим управлением записью реализуется подключением двух элементов И-НЕ к ЗЯ. Смена сигналов на логических входах R и S разрешена между СИ.
Синхронный D-триггера со статическим управлением записью. D-триггер имеет один логический вход D (Delay - задержка), состояние которого с каждым СИ передается на выход, т.е. выходные сигналы представляют собой задержанные входные сигналы. Схему D-триггера можно получить из RS-триггера, если на вход R подать инвертированный сигнал входа S.
Если к D-триггеру добавить еще один вход V (Vorentscheidung - предварительное разрешение) для блокирования СИ (пунктирная линия на рис), то получим синхронный DV-триггер со статическим управлением записью. Легко заметить, что входы С и V можно поменять местами без нарушения логики работы триггера.
СИНХРОННЫЕ ТРИГГЕРЫ С ДИНАМИЧЕСКИМ УПРАВЛЕНИЕМ ЗАПИСЬЮ
Изменяет свое состояние не по потенциалу, а по фронту, т.е. переходу синхросигнала из одного состояния в другое. В зависимости от конструкции триггера активным фронтом может быть как передний так и задний фронт импульса синхронизации. Отличительной чертой триггеров с динамическим управлением записью является то, что информация в триггер поступает только в момент изменения сигнала на входе С или из 0 в 1 или из 1 в 0. В первом случае триггер имеет прямой динамический вход С, а во втором - инверсный динамический вход С. Синхронный триггер с динамическим управлением записью на RS-триггере.
Синхронный D-триггер с прямым динамическим управлением записью:
Синхронный DV-триггер с инверсным динамическим входом С:
Синхронный JK-триггер с прямым динамическим входом С: