ответы на тесты, билеты / ответы на кр. часть 1 / Лекция 2

Лекция 2 (Попов Р.И.)

1. Поясните разницу между уровнями представления цифровой аппаратуры: уровнем вентилей (gate) и уровнем регистровых пересылок (RTL).

Уровень абстракции	Тип элементов	Модель функциональности	Модель времени
Вентили	Логические элементы	Таблицы истинности, Булевы выражения	Задержка сигнала в элементах
RTL	КС, регистры	Математические выражения, Графы алгоритмов, Конечные автоматы	Такт

RTL (Register Transfer Level) – уровень регистровых пересылок являющийся способом описания синхронных цифровых схем. В рамках RTL цифровая схема представляется в терминах потоков сигналов (или данных) между регистрами и логических операций над этими сигналами. RTL используется для высокоуровневого представления цифровых схем в языках описания аппаратуры (HDL), таких как Verilog илиVHDL. Синхронные цифровые схемы совмещают в себе два типа элементов: комбинационные логические элементы или вентили (инверторы, схемы И, ИЛИ, ИЛИ-НЕ, И-НЕ и т.п.) и регистры. Регистры (обычно D-триггеры), синхронизируют операции по фронту сигнала и являются единственными элементами памяти цифровой схемы. Комбинационные логические схемы выполняют все логические функции и состоят из логических вентилей. При создании цифровой схемы с помощью RTL, описываются логические операции над регистрами. Регистры представляются примерно так-же как в языке C описываются обычные переменные.

На логическом уровне, иначе называемом вентильным (gate level), преобразуют RTL-спецификации в схемы вентильного уровня

2. В каких единицах измеряется время в RTL-моделях?

В тактах

3. Дайте определение синхронных схем.

Синхронными называются последовательностные схемы, содержащие комбинационные схемы и элементы памяти с управлением фронтом общего тактового сигнала, называются синхронными,

4. Поясните различия между синхронными и асинхронными последовательностными схемами.

В синхронных схемах каждый фронт тактового сигнала теоретически приходит на все элементы памяти одновременно (синхронно). Все прочие схемы называются асинхронными.

5. Назовите основные недостатки синхронных схем.

-Высокое энергопотребление

-Период тактового сигнала ограничен самой медленной операцией из тех, которые должны быть выполнены за один такт.

-Высокий уровень создаваемых электромагнитных помех

6. Перечислите основные параметры тактового сигнала.

-период/частота

-коэффициент заполнения(единица, обратная скважности)

-скорость нарастания фронта

-сдвиг фазы

-дрожание фазы

7. На временной диаграмме проиллюстрируйте временные параметры D-триггера: время предустановки и удержания сигнала, задержку сигнала.

8. Поясните причину возникновения сдвига фазы тактового сигнала (clock skew).

9. Приведите численные соотношения, выражающие критерии работоспособности синхронной схемы.

Tclk + Tskew ≥ Tco + Tc + Ti + Tsu

Tco + Tc + Ti + Tsu ≥ Tskew + Th

Tsu — время предустановки; (setup) Th — время удержания (hold); Tco — задержка триггера

(clock to output); Tc — задержка в КС (combinatorial), т.е. макс. время, через

которое выход КС гарантированно станет достоверным; Ti — задержка на проводах (interconnect);

Tclk — период тактового сигнала (одинаков для обоих триггеров); Tskew — сдвиг фазы тактового

сигнала на триггере out относительно триггера tmp

10. Поясните понятие метастабильного состояния. В каких случаях цифровая схема может попасть в метастабильное состояние?

Состояние метастабильности триггера подобно неустойчивому состоянию шарика, находящегося на вершине конического холма. Такая ситуация иллюстрируется рисунком 1. Обычно триггер не может долго находиться в состоянии метастабильности и быстро возвращается в одно из стабильных состояний. Время нахождения в метастабильном состоянии зависит от уровня шумов схемы и использованной технологии изготовления микросхем.

Если синхросигнал попадёт точно на момент перехода входным сигналом порогового уровня, то триггер на некоторое время может попасть в неустойчивое метастабильное состояние, при котором напряжение на его выходе будет находиться между уровнем логического нуля и логической единицы. Это может привести к нарушению правильной работы цифрового устройства.

11. Приведите схему, обеспечивающую защиту от метастабильности.

12. Назовите основные источники асинхронных сигналов.

-Внешние сигналы (периферийные интерфейсы, HMI)

-Домены синхронизации – части одной схемы, тактируемые от разных тактовых сигналов

13. Даны параметры синхронной схемы: параметры элементов памяти: Tco = 1нс, Tsu = 2 нс, Th = 1 нс, задержка в КС (max) Tc = 5 нс, задержка в проводах Ti = 3 нс. Определить максимально допустимую частоту работы схемы.

Tsum = Tco + Tsu + Tc + Ti = 11 нс

F = 1/Tsum = 91 МГц

14. Даны параметры синхронной схемы: параметры элементов памяти: Tco = 500пс, Tsu = 1 нс, Th = 1 нс, задержка в КС (min) Tc = 3 нс, задержка в проводах Ti = 2 нс. Частота работы схемы Tclk = 100Мгц. Определить предельно допустимый сдвиг фазы тактового сигнала.

Tclk + Tskew >= Tco +Tc + Ti + Tsu

Tco +Tc + Ti + Tsu = 6,5 нс

Tclk = 1/100 = 10 нс

Tskew >= -3,5 нс

Tskew < 0, если тактовый сигнал раньше приходит на регистр-приемник данных

15. Дана синхронная схема:

Задержка в вентилях 2 нс. Задержка в проводах 0. Tco = 500пс, Tsu = 1 нс, Th = 1 нс. Определить максимально допустимую частоту работы схемы.

Tsum = 2*Tgate + Tsu + Tco =6.5 нс

F = 1/Tsum = 154 МГц

Или если учесть триггер тогда Tgateнадо умножать на 4