
- •27. Частотный детектор на цифровой линии задержки.
- •Выходной сигнал детектора определяется следующим соотношением
- •В результате получим
- •28. Синхронно-фазовый частотный детектор
- •29.Прямое дискретное преобразование Фурье.
- •Подставив (6.2) в (6.1), получим
- •30.Обратное дискретное преобразование Фурье. Обратное преобразование Фурье аналогового сигнала определяется соотношением
- •31. Алгоритм быстрого преобразования Фурье с прореживанием во времени.
- •32. Алгоритм быстрого преобразования Фурье с прореживанием по частоте.
- •Рассмотрим отдельно четные и нечетные отсчеты спектра (отсюда и название алгоритма: прореживание по частоте).
- •33. Оконное преобразование Фурье. Непрерывное вейвлет - преобразование.
- •34. Дискретное вейвлет-преобразование.
- •35. Архитектура сигнальных процессоров. Функциональная схема сигнального процессора.
- •36. Арифметико-логическое устройство сигнального процессора. Функциональная схема. Основные операции.
- •37. Умножитель-накопитель сигнального процессора. Функциональная схема. Основные операции.
- •38. Сдвигатель сигнального процессора. Функциональная схема. Основные операции.
- •39. Генератор адресов команд (программный автомат). Функциональная схема.
- •40. Функциональная схема процессора tms320c64xx
- •41. Формат представления двоичных чисел в процессоре.
- •42. Формы представления двоичных чисел в процессоре. Представление чисел с фиксированной точкой в форматах «слово», «двойное слово», «расширенное слово».
- •43. Представление данных в процессорах с плавающей точкой. Сравнительная оценка процессоров с фиксированной и плавающей точкой.
- •44. Формат и структура слова команды в процессорах со стандартной архитектурой. Алгебраический и мнемонический синтаксис команды.
- •46. Способы указания операндов в слове команды. Прямая адресация. Непосредственная адресация.
- •5.3.2. Непосредственная и прямая адресации данных
- •47. Косвенная адресация. Виды модификации адреса.
- •48.Команды пересылок.
- •49. Команды арифметических операций.
- •50. Команды логических операций и бит-манипуляций.
- •51. Команды управления работой процессора (команды перехода, цикла, обращения к подпрограммам, общего управления)
- •В качестве адреса может быть указана метка в программе. Например, jump fir_start. Метке fir_start соответствует исполняемый адрес команды, в которой указана эта метка.
- •Рассмотрим программную организацию цикла в процессоре tms320c64xx.
- •52. Средства разработки и отладки устройств цифровой обработки сигналов
36. Арифметико-логическое устройство сигнального процессора. Функциональная схема. Основные операции.
5.1.2.1. Арифметико-логическое устройство
Функциональная схема АЛУ приведена на рисунке 5.2. АЛУ имеет два входа X и Y для входных операндов, вход переноса CI и выход R результата операции.
Входной порт X может принимать данные из двух источников: из блока регистров AX0 и AX1 или с шины результата (R), которая связывает между собой АЛУ, умножитель и сдвигатель.
Запись данных в регистры AX0 и AX1 осуществляется через шину данных памяти данных (DMD – Data Memory Data bus).
Входной порт Y может принимать данные из двух источников: из набора регистров AY0 и AY1 или из регистра обратной связи AF.
Особенностью регистров AY0 и AY1 в отличие от AX0 и AX1 является возможность записи данных через шину данных памяти программ (PMD – Program Memory Data bus).
Результат работы АЛУ загружается либо в регистр обратной связи AF, либо в регистр результата AR. Регистр обратной связи AF позволяет использовать результат непосредственно как операнд Y.
Регистр результата AR имеет выход как на шину DMD, так и на шину результата R. Он также непосредственно загружаем с шины DMD.
Рисунок 5.2 – Функциональная схема АЛУ
Описанному первичному набору регистров АЛУ соответствует такой же вторичный набор, показанный на рисунке тенью. Специальная команда активизирует вторичный набор регистров, сохраняя содержимое первичного набора. Как правило, это делается при обработке прерываний. При этом не нужно специально сохранять содержимое первичного набора регистров.
Треугольниками на схеме показаны узлы с тремя состояниями (состояния логического нуля, логической единицы и бесконечно большого выходного сопротивления), которые обеспечивают поочередное подключение регистров к шинам.
АЛУ генерирует 6 статусных сигналов: AZ, AN, AC, AV, AS, AQ. Их расшифровка дана на рисунке. Эти сигналы хранятся в регистре арифметического статуса ASTAT.
Стандартными функциями АЛУ при использовании 16-разрядных операндов являются:
R = X + Y - сложение X и Y,
R = X - Y - вычитание Y из X,
R = Y - X - вычитание X из Y,
R = - X - арифметическое отрицание X,
R = - Y - арифметическое отрицание Y,
R = Y + 1 - инкремент Y,
R = Y - 1 - декремент Y,
R = PASS X - результат равен операнду X,
R = PASS Y - результат равен операнду Y,
R = 0 ( PASS 0) - результат равен нулю (очистить результат),
R = ABS X - результат равен абсолютному значению X,
R = X AND Y - логическое «И» X и Y,
R = X OR Y - логическое «ИЛИ» X и Y,
R = X XOR Y - логическое исключающее «ИЛИ» X и Y,
R = NOT X - логическое отрицание X,
R = NOT Y - логическое отрицание Y.
Выходной регистр AR может работать в режиме насыщения. В этом режиме в нем устанавливается максимальное положительное или максимальное по абсолютной величине отрицательное число (минимальное отрицательное число) при возникновении переполнения разрядной сетки, т. е. при выходе результата вычислений за пределы допустимого диапазона чисел.
Наряду с описанными выше операциями в АЛУ можно выполнять операцию деления по специальной программе, содержащей операции сложения, вычитания, сдвига и контроля бита AQ регистра ASTAT. При выполнении операции деления используются дополнительные логические узлы, которые на схеме не показаны.