34. Дискретное вейвлет-преобразование.

При дискретном вейвлет – преобразовании частотно-временное представление сигнала получается с использованием методов цифровой фильтрации и субполосного кодирования.

Алгоритм реализации дискретного вейвлет-преобразования приведен на рисунке 4.21.

Входной сигнал , спектр которого находится в интервале Котельникова от 0 до , поступает на фильтры верхних и нижних частот, на выходах которых ширина спектра в два раза уже по сравнению с шириной спектра на входе. Это позволяет выполнить прореживание отсчетов выходных сигналов фильтра с коэффициентом 2, т.е. уменьшить частоту дискретизации в два раза. На выходе прореживателя ФВЧ верхнего уровня получают коэффициент дискретного вейвлет - преобразования (ДВП) первого уровня .

С выхода прореживателя ФНЧ сигнал поступает на входы ФНЧ и ФВЧ второго уровня. На их выходах действует сигнал с шириной спектра , что позволяет уменьшить частоту дискретизации еще в два раза. На выходе прореживателя ФВЧ второго уровня получаются коэффициент ДВП второго уровня . Этот процесс повторяется до тех пор, пока не будут пройдены все наперёд заданные уровни анализа сигнала.

Рисунок 4.21 – Алгоритм реализации дискретного вейвлет – преобразования

При непрерывном вейвлет-преобразовании изменялся масштаб окна анализа. При дискретном вейвлет-преобразовании изменяется частота среза фильтра.

На рисунке 4.22 показан зашумленный сигнал x_n, и вейвлет - коэффициенты с первого по шестой уровень (D1_n..D6_n), а на рисунке 6.23 - сигналы на выходах ФНЧ (x1_n..x6_n). Из рисунка 4.22 видно, что коэффициенты D1_n и D2_n отражают шумовой сигнал, поэтому, если их приравнять нулю и выполнить обратное вейвлет-преобразование, то можно существенно ослабить шумы.

Рисунок 4.23 – Входной сигнал x_n и сигналы на выходах ФНЧ шести уровней x1_n..x6_n

35. Архитектура сигнальных процессоров. Функциональная схема сигнального процессора.

5.1.1. Укрупнённая функциональная схема цифрового процессора обработки сигналов

Под архитектурой процессора понимают принцип действия, состав и взаимное соединение его основных узлов.

В цифровых сигнальных процессорах используется гарвардская архитектура. Особенностью этой архитектуры является то, что для хранения данных и для хранения программ применяются разные устройства памяти в отличие от архитектуры фон Неймана с общей памятью.

В памяти программ наряду с программой могут храниться данные, что обеспечивает одновременное поступление данных на вычислительные устройства с двух устройств памяти, а значит, увеличивает быстродействие процессора. В этом случае архитектуру называют модифицированной гарвардской архитектурой.

Рисунок 5.1 – Укрупнённая функциональная схема цифрового процессора обработки сигна

лов

Основными укрупнёнными блоками процессора являются:

• ядро процессора,

• память программ,

• память данных,

• внутренние периферийные устройства.

В состав ядра входят:

• вычислительные устройства,

• устройство формирования адресов данных, хранящихся в памяти данных и в памяти программ,

• устройство формирования последовательности адресов команд, хранящихся в памяти программ, (программный автомат).

Вычислительное устройство содержит:

• арифметико-логическое устройство (АЛУ),

• аппаратный умножитель,

• сдвигатель, выполняющий арифметические и логические сдвиги двоичного числа.

Внутренними периферийными устройствами являются:

• порты (устройства) ввода/вывода данных,

• контроллеры прямого доступа к памяти,

• таймеры,

• устройства, регулирующие энергопотребление процессора, хост-интерфейсы, обеспечивающие сопряжение процессора с ведущим процессором многопроцессорной системы или компьютером и т.д.

Основные блоки процессора связаны между собой четырьмя шинами:

• шиной адреса памяти данных ШАПД,

• шиной адреса памяти программ ШАПП,

• шиной данных памяти данных ШДПД,

• шиной данных памяти программ ШДПП.