Структура макроячейки плис cpld.

Основным компонентом микросхема CPLD является т.н. макроячейка, содержащая, наряду с конфигурируемой логикой, элемент памяти. Данные функции в микросхемах FPGA является блок LUT и триггер. Отличия лишь в том, что в CPLD рассматривается всё в виде единого блока (макроячейка), а в FPGA – блок LUT+блок триггеров. Но функции в принципе те же самые.

Макроячейка состоит из:

• конфигурируемой матрицы «И»

• фиксированной матрицы «ИЛИ» (которая представляет из себя 1 многовходовой элемент «ИЛИ»)

• управляемый инвертор, который выполнен в виде исключающего «ИЛИ» (один вход – информационный, другой – управляющий)

• D-триггер, запись в который осуществляется либо сигналом матрицы «И», либо внешним тактовым импульсом, либо постоянным уровнем.

• Выходная логика, которая показывает: - следует ли подключать выход макроячейки к внешнему контакту микросхемы ПЛИС

- типа дополнительной функции (инверсия). Нужна или не нужна инверсия.

- тип логики (уровни логических сигналов) – выбор, с какими сигналами работать

В схеме присутствуют 4 управляющих линии (шины) – 2 одноразрядных, 2 многоразрядных.

Control1 (C1) – выбирает, какой сигнал записи в триггер будет использоваться.

Control2 (C2) – сигнал включения или выключения инверсии.

Control3 (C3) – включение триггера в работу/отключение. Сигнал с конфигурируемых матриц может выходить из макроячейки и без запоминания.

Control4 (C4) – сигнал управления выходной логикой.

На входы матрицы i подаются сигналы с выходов всех макроячеек CLB, в том числе и из выхода текущей макроячейки.

Рисунок 31 - Структура макроячейки ПЛИС CPLD.

Виды современных плис

1. CPLD – complex PLD, основано на блоках макроячеек. Информация о конфигурации данной микросхемы хранится во внутренней энергонезависимой памяти (ROM, EEPROM, flash)

Преимущества:

1. Не требуется дополнительной микросхемы памяти

2. Высокая защищённость проекта (данные микросхемы обладают возможностью запрета чтения информации из конфигурационного ПЗУ, что не даёт злоумышленнику кражи топологии(конфигурации) микросхем)

Недостатки:

1. Необходимость реализации ПЗУ на ПЛИС (дорого, низкотехнологично)

2. Небольшой объём реализуемых функций (32-7000 макроячеек), по сравнению с FPGA – намного меньше например.

2. FPGA – field-programmable gate array (Программируемая пользователем вентильная матрица)

Информация о конфигурации микросхемы FPGA хранится во внутренней энергозависимой памяти, реализованной как статическое ОЗУ. Каждый раз, при перезагрузке микросхемы во внутреннее конфигурационное ОЗУ, информация загружается из внешнего конфигурационного ПЗУ (CROM).

Преимущества:

1. Высокая сложность микросхемы, которая позволяет реализовывать широкий спектр функций

2. Возможность изменения функциональности микросхемы даже в процессе работы (однако, перезагрузка требуется). Можно изменить информацию в конфигурационном ПЗУ, перезагрузить систему и начать работать в системе с новыми конфигурациями.

Недостатки:

1. Дорогая

2. Необходимость внешней микросхемы памяти (зачастую стоимость CROM соизмерима, если не выше, со стоимостью ПЛИС) – падает надёжность.

3. Слабая защищённость проекта заключается в том, что злоумышленник может снять информацию в точке между CROM и FPGA, и на основании снятой информации, получить конфигурацию ПЛИС. Для минимизации этого недостатка используют различные методы, например:

1. Использование батарейного питания и отказ от конфигурационной памяти (CROM). Информация во внутреннюю RAM записывается при создании устройства, после чего напряжение питания этой памяти не пропадает никогда в процессе эксплуатации (каждый раз при перезагрузке не идёт передача информации с ПЗУ в ПЛИС- злоумышленникам неоткуда будет снимать поток). Недостаток – при повреждении батареи функциональность устройства пропадает.

2. Использование пары кодер-декодер по тому или иному криптографическому алгоритму, например, AES. Кодер находится в CROM, декодер – в FPGA.

Кроме применения в научной области и универсальных ЭВМ, СуперЭВМ, микросхемы FPGA используются в процессе прототипирования, т.е. в дальнейшем они могут быть созданы на микросхемах с жёсткой логикой функционировании.

ASIC (Application-specific integrated circuit) – интегральная схема, специфицируемая под специфику предметной области. Разрабатывается аналогично другим микросхемам ПЛИС, однако, изготавливается вплоть до фиксированных внутренних подключений на заводе-изготовителе интегральных схем. Полузаказная микросхема.

Завод имеет определённую структуру микросхем ASIC, список подключений которой ему передаёт пользователь, и завод изготавливает интегральную схему с жёсткой логикой функционирования.

Но недостатки ASIC – невозможность изменения и высокая стоимость, которая потом компенсируется при массовом выпуске микросхем.

CPLD и FPGA приведены на рисунках 32 и 33.

Диаграмма Гайского-Кана (Y-диаграмма)

Рисунок 35 - Диаграмма Гайского-Кана или Y-диаграмма.

Диаграмма Гайского-Кана состоит из 3х ветвей, соединённые в виде Y: поведенческая, структурная и геометрическая.

Поведенческая ветвь рассматривает вопросы проектирования (описания) поведения разрабатываемого устройства. Поведение – это последовательность и взаимосвязь событий по переключению электронных сигналов.

Структурная ветвь предназначена для описания электрической структуры разрабатываемого устройства (от Э1 до Э4).

Геометрическая ветвь описывает внутреннюю геометрию интегральной схемы (расположение функциональных блоков, фотошаблоны)

Перпендикулярно ветвям диаграмма разделяется на 4 плана, изображаемых в виде концентрических окружностей. В точках пересечения этих концентрических окружностей ветвями появляются модули.

Планы:

1. Наружный план – архитектурный план – предназначен для решения задач построения архитектуры электронного устройства.

2. Алгоритмический план – решает вопросы построения алгоритмов функционирования.

3. Функциональный план решает вопросы реализации функций устройства

4. Логический план – решает вопросы построения логики электрических схем.

Таким образом, рассматривается 15 элементов (5 планов * 3 ветви) диаграммы Гайского-Кана:

1. Поведенческая ветвь:

   1. Техническое задание

   2. Алгоритмический план

   3. Функциональный план

(регистровые пересылки описывают решаемую задачу в виде множества регистров и взаимоподключений между ними; схема на этом плане описывается на языке RTL)

4. Булевы уравнения

5. Дифференциальные уравнения

1. Структурная ветвь:

   1. Процессорные блоки (например, вычислительное ядро AVR, MARK..)

   2. Алгоритмический план (подсистемы: блоки памяти, телекоммуникационные блоки, вычислительные блоки)

   3. Функциональный план (модули: RAM, CLL)

   4. Вентили (определяют принципы построения результатов проектирования на предыдущих планах)

   5. Переход на минимальные элементы – транзисторы.

3. Геометрическая ветвь.

3.1. Разделы интегральной схемы

3.2. Блоки – показывают, из каких элементов состоят разделы.

3.3. Компоновочный план – решает задачи взаимного расположения элементов

3.4. Ячейки – показывают, как расположены элементы компоновочного плана

3.5. Шаблоны – технологически определяют взаимную послойную геометрию кристалла интегральной схемы

Синтаксис - переход от поведения к структуре. Синтаксис присутствует в тех.задании. На основе его мы можем решить - какой процесс нам нужен, алгоритмы – синтезируем, какие нам подсистемы нужны для использования. Переход от структуры к геометрии – генерация.

Переход вдоль осей от внешних планов к центру диаграммы называется процессом детализации.

В процессе разработки устройства происходят последовательные переходы от одной ветви к другой с постепенным понижением плана разработки, т.е. происходит переход от внешней области диаграммы к её центру. Чёткий спиральный характер таких переходов необязателен.

Получить работоспособную версию микросхемы можно и не доходя до центральных планов. В этом случае, будет получен проект менее оптимальный.

При осуществлении процесса прототипирования, мы последовательно приближаемся к центру диаграммы. При создании первых прототипов используются микросхемы FPGA. При последующем уточнении и оптимизации проекта, по диаграмме Гайского-Кана, мы приближаемся к её центру, который соответствует микросхеме ASIC.

Проект начинается с использования симулятора на FPGA, и заканчивается получением интегральной схемы неизменной логикой функционирования ASIC.