3. Наращивание информационной емкости мультиплексоров

Для получения мультиплексоров с большим числом информационных входов из мультиплексоров с малым числом информационных входов применяют схемы, показанные на рис. 3.5… 3.7.

Пусть требуется реализовать MS 8–1 (адресных входов здесь три).

Запишем его уравнение в виде двух строк:

В первой строке адресная переменная a₂ встречается только с инверсией, а во второй – только без инверсии. Вынося за скобки переменную в первой строке и a₂ во второй, получим:

(1)

В выражении (1) в скобках записаны уравнения двух мультиплексоров MS 4–1 с общим адресом, представленным двумя младшими переменными a₁, a₀.

Будем рассматривать в первой строке и a₂ во второй как разрешающие входы для этих мультиплексоров. Тогда уравнение MS 4–1 с активной единицей на входе разрешения Е будет иметь вид:

Структура такого мультиплексора приведена на рис. 3.3,б, а его функциональное обозначение – на рис. 3.5.

Если адресную переменную a₂ подать через инвертор на вход Е первого мультиплексора MS 4–1, то мы реализуем первую часть выражения (1), а если ее подать непосредственно на вход Е второго мультиплексора MS 4–1, то мы реализуем вторую часть выражения (1).

Представим уравнение (1) в виде:

,

откуда видно, что для окончательной реализации MS 8–1 потребуется два MS 4–1 со входом разрешения, инвертор и либо двухвходовый элемент ИЛИ, если мультиплексор MS 4–1 реализован с активной единицей на выходе; либо двухвходовый элемент И-НЕ, если мультиплексор MS 4–1 реализован с активным нулем на выходе. Оба варианта схемы приведены на рис. 3.5

В схемах рис. 3.5 инвертор и шина С являются простейшим дешифратором. Заменив этот дешифратор дешифратором DC 2–4, можно построить мультиплексор MS 16–1 на четырех MS 4–1 и одном дешифраторе со входами разрешения (рис. 3.6), где вход Е дешифратора выполняет функцию входа разрешения всего MS 16–1.

Ясно, что такую структуру можно реализовать для любого числа входов.

Рассмотрим еще один способ построения мультиплексора MS 16–1 на базе мультиплексора MS 4–1.

Запишем уравнение для этого мультиплексора в виде матрицы из четырех строк и четырех столбцов (разрядность адреса для MS 16–1 равна четырем):

В этом выражении имеют единое представление в каждой строке две старшие адресные переменные, а в каждом столбце – две младшие.

Вынесем за скобки в каждой строке две старшие адресные переменные, тогда получим:

Рис. 3.5

(2)

B этом выражении во всех строках в скобках записаны уравнения четырех MS 4–1 с общим адресом, представленным двумя младшими адресными переменными.

Рис. 3.6

Обозначим выходы этих мультиплексоров соответственно как , тогда уравнение (2) можно записать так

.

то есть опять получили уравнение MS 4–1. Следовательно, всего потребуется пять MS 4–1.

Окончательная схема MS 16–1, построенная на пяти MS 4–1, приведена на рис. 3.7.

Рис. 3.7

Ясно, что такую структуру можно реализовать для любого числа входов, однако она имеет очевидный недостаток – существенное возрастание задержек распространения сигналов в последовательно включенных ярусах мультиплексоров.