Принцип построения мультиплексоров

Функционирование мультиплексора определяется таблицей 2.8. По этой таблице можно записать логическое выражение для выхода F

F = f_{0 21} + f_{1 2}A₁ + f₂ A₂₁ + f₃ A₂A₁. (2.19)

Построенная по выражению (2.19) схема мультиплексора показана на рис. 2.40.

Рисунок 2.40 - Схема мультиплексора

Таблица 2.8

A2	A1	F
0	0	f0
0	1	f1
1	0	f2
1	1	f3

Принцип построения демультиплексора

Функционирование демультиплексора определяется таблицей 2.9. Каждый набор переменных А₂А₁ обеспечивает подключение входного информационного сигнала G к одному из выходов f₀-f₃. По таблице 2.9 запишем логические выражения для выходов f₀-f₃

f₀ = GA₂A₁, f₁ = GA₂A₁, f₂ = GA₂A₁, f₃ = GA₂A₁. (2.20)

Схема, построенная на основе выражения (2.20), приведена на рис. 2.41.

Таблица 2.9

A2	A1	f0	f1	f2	f3
0	0	G	0	0	0
0	1	0	G	0	0
1	0	0	0	G	0
1	1	0	0	0	G

Рисунок 2.41 - Схема демультиплексора

Мультиплексоры широко применяются во многих устройствах средств связи и управления на входах регистров, принимающих информацию от нескольких источников, на выходах блоков памяти при считывании выбранной информации по одной разрядной шине, в многоразрядных сдвигателях, в блоках передачи информации последовательным кодом, микропроцессорах и т.п. При этом обеспечивается экономия числа контактов и линий связи. Кроме того, они могут использоваться как универсальные логические элементы для реализации необходимых логических функций. Кроме одиночных мультиплексоров используются еще и групповые мультиплексоры. Групповые мультиплексоры отличаются от одиночных тем, что элементы И, коммутирующие информационные входы всех групп, управляются одним и тем же дешифратором. За счет этого достигается экономия оборудования, необходимого для построения мультиплексора, по сравнению с тем случаем, когда каждая группа входов коммутируется отдельным одиночным мультиплексором.

На рис. 2.42 представлена схема группового асинхронного мультиплексора.

Рисунок 2.42 - Схема группового асинхронного мультиплексора

Входы f₀-f₃ этого мультиплексора образуют первую группу его коммутируемых входов, а входы f₀¹-f₃¹ - вторую.

Мультиплексоры имеются в составе различных серий отечественных интегральных схем. Например, одиночные синхронные мультиплексоры реализованы в микросхемах 155КП7, 500НД164 (на 8 каналов),155КП1 (на 16 каналов); одиночные асинхронные - в микросхеме 155КП5 (на 8 каналов); групповые синхронные с двумя группами каналов, каждая из которых содержит по 4 канала, - в микросхемах 155КП2.

При необходимости обеспечить прием информации от одного или нескольких источников применение мультиплексоров оказывается целесообразным в том случае, когда требуется минимизировать разрядность кода, задающего номера этих источников.

В случае, когда число источников информации не превышает числа информационных входов мультиплексора, для обеспечения правильного приема информации необходимо каждому источнику поставить в соответствие код адреса, по которому этот источник будет подключаться к входу мультиплексора, а затем соединение входов каждого источника с тем входом мультиплексора, который подключается к выходу мультиплексора при подаче на него соответствующего кода адреса.

Пусть, например, требуется обеспечить возможность передачи на двухразрядный регистр В информации одного из двух регистров С и D и в некоторых случаях устанавливает оба разряда регистра В в единичное состояние. Если регистру С поставить в соответствие код адреса А₁А₀ = 10, регистр D - код А₁А₀ = 01, а установку разрядов в единичное состояние осуществлять по коду А₁А₀ = 11, то управление передачей информации на регистре В может осуществляться двумя одиночными асинхронными мультиплексорами, как показано на рисунке 2.43.

В случаях, когда число источников информации больше, чем число информационных входов у мультиплексоров, то можно объединить мультиплексоры в схему, так называемого, дерева. Такое мультиплексорное дерево, построенное на 4-входовых мультиплексорах, показано на рис. 2.44.

Рисунок 2.43 - Схема соединения регистров через мультиплексоры

Рисунок 2.44 - Каскадное включение мультиплексоров

В схеме, представленной на рис. 2.44, применено каскадное включение мультиплексоров, а на рис. 2.45 параллельное включение мультиплексоров. Для разрешения приема информации используется вход Е.

Достоинством первого принципа построения является однородность элементной базы, так как для построения схемы не требуется других элементов, кроме мультиплексоров. Недостатком этой микросхемы по сравнению со второй схемой является более высокая сложность, так как для ее построения требуется большое количество логических элементов.

Схема на рис. 2.45 проще, однако, кроме мультиплексоров, требуется наличие других элементов.

Рисунок 2.45 - Параллельное включение мультиплексоров для расширения количества коммутационных входов

Аналогично может быть построено и демультиплексорное дерево.

При необходимости иметь большое число выходов может быть построено демультиплексорное дерево. На рисунке 2.46 показана такая схема, построенная на демультиплексорах с четырьмя выходами.

Демультиплексор первого уровня подключает вход G к определенной четверке выходов, демультиплексоры второго уровня выбирают нужный выход в четверке, куда и передается сигнал со входа G.

Рисунок 2.46 - Схема демультиплексорного дерева для расширения числа коммутируемых выходов

Мультиплексор, имеющий m адресных и 2ⁿ информационных входов, позволяет реализовать любую логическую функцию, зависящую от m аргументов, и поэтому может быть использован в качестве универсального логического элемента. Реализация требуемой логической функции на мультиплексоре осуществляется по ее таблице истинности. Аргументы функции (т.е. входные наборы функции) задаются на адресных входах мультиплексора. Его информационные входы соединяются с источниками постоянных сигналов “1” или “0” таким образом, чтобы на входе, который подключается к выходу мультиплексора, на каком либо входном наборе имелось значение сигнала, соответствующее таблице истинности.

Пример. Реализовать на мультиплексоре функцию F(X₁,X₂,X₃), описываемую таблицей истинности 2.10.

Таблица 2.10

X1	X2	X3	F(X1, X2, X3)
0	0	0	1
0	0	1	0
0	1	0	1
0	1	1	1
1	0	0	0
1	0	1	0
1	1	0	1
1	1	1	1

Логическая схема, построенная на основе таблицы 2.10 приведена на рисунке 2.47.

Рисунок 2.47 - Схема мультиплексора в качестве логического элемента

Этот метод применим, если функция m переменных содержит близкое к 2^m количество минтермов. В противном случае схема получается избыточной. Мультиплексор можно использовать более эффективно, если аргументы функции подавать не только на адресные, но и на информационные входы. Для этого аргументы синтезируемой функции F(X₁, X₂,..., X_m) разделяются на информационные входы D_i и адресные входы A_j так, чтобы адресными входами управляли переменные, наиболее часто входящие в минтермы функции. Алгоритм синтеза логического устройства на основе мультиплексора включает в себя следующие операции:

исходная функция приводится путем тождественных преобразований к СДНФ; строится карта Карно; на карте Карно выделяются области, элементы которой имеют одинаковые адреса; для каждой адресной области определяется минимальная форма относительно переменных, подаваемых на информационные входы; согласно полученным минимальным формам реализуется схема управления каждым информационным входом мультиплексора.

Пример. Реализовать на мультиплексоре функцию, приведенную в предыдущем примере.

F(X₁,X₂,X₃) = ₁₂₃ + ₁X₂₃ + ₁X₂X₃ + X₁X₂₃ + X₁X₂X₃ =

= D₀₃ + D₁₃ + D₁X₃ + D₃(X₃ + X₃) = D₀₃ + D₁ + D₃.

Строим карту Карно

D₀ = X₂₃

D₁ = X₂ X₃

D₂ =₁X₃

Рассматривая переменные X₁, X₂ в качестве адресных переменных получим таблицу 2.11.

Таблица 2.11

Адресные переменные		Информационные входы	Выход F
X1	X2
0 0 1 1	0 1 0 1	D0 = 3 D1 = 3 + Х3 D2 = 0 D3 = 3 + Х3	12Х3 1X23 + 1X23 X1X2X3 + X1X23

Схема, построенная на основе таблицы 2.11, приведена на рис. 2.48.

Рисунок 2.48 - Логическая схема на основе мультиплексора

При использовании мультиплексоров в качестве универсального логического элемента можно сократить число используемых в схеме элементов (корпусов ИМС).

Логическое выражение мультиплексора содержит числа со всеми комбинациями адресных переменных. Следовательно, если требуется синтезировать функцию 3-х переменных f(X₁,X₂,X₃), то две из этих переменных (например, Х₁, Х₂) могут быть поданы на адресные входы А₁ и А₀, а третья Х₃ - на информационный вход

F = D₀₁₀ + D₁₁A₀ + D₂A₁₂ + D₃A₁A₂

Например, пусть требуется синтезировать функцию, заданную таблицей 2.12. Логическое выражение функции

f(X₁,X₂,X₃) = ₁₂₃ + X₁₂X₃ + ₁X₂X₃ + X₁X₂₃.

Таблица 2.12

Рассматривая переменные Х₁Х₂ в качестве адресных переменных получим таблицу 2.13. Схема, реализованная на основе таблицы 2.13, приведена на рис. 2.49.

Таблица 2.13

Адресные переменные		Информационные входы	Выход Q
X1	X2
0 0 1 1	0 1 0 1	D0 = 3 D1 = Х3 D2 = Х3 D3 = 3	12Х3 1X2 X3 X12Х3 X1 X2 X3

Рисунок 2.49 - Логическая схема на основе мультиплексора

Очевидно, на 4-х входовом мультиплексоре может быть синтезирована любая функция 3-х переменных, на 8-ми входовом - четырех переменных.

2.9. Устройства сравнения и проверки двоичных кодов на четность

Устройства сравнения кодов

Рассматриваемое устройство вырабатывают управляющие сигналы, на основе которых принимаются те или иные решения. В основе работы таких устройств используется алгоритм сравнения двух совокупностей данных.

Операция сравнения двух чисел по модулю, знаку и порядку очень часто встречается при обработке информации в цифровых системах при решении задач контроля информации, при сравнении значений выходных сигналов дублированных каналов, для формирования управляющих сигналов при выходе заданных параметров за пределы допустимых значений, при выполнении арифметических и логических операций. Операция сравнения определяет равенство и неравенство двух чисел, знак равенства. Соотношения между числами в позиционных системах счисления, в которых вес любого старшего разряда больше любого младшего разряда, довольно просто могут быть установлены на основании последовательного сравнения их одноименных разрядов. Сравнения чисел можно проводить, начиная как с младшего, так и со старшего разряда. Первый вариант сравнения чисел предпочтительнее, так как допускает естественный способ наращивания их разрядности.

Можно производить сравнение с помощью вычитателей, но это будет уменьшать быстродействие из-за увеличения времени выполнения операций в арифметических устройствах.

Поэтому пользуются специальными комбинационными схемами, позволяющими реализовать ими все операции сравнения, или часть – определение равенства или неравенства.

Рассмотрим сравнение двух одноразрядных чисел а, b по всем видам операций.

Операции сравнения описаны в таблице 2.14, где приведены все виды функций сравнения одноразрядных чисел.

Таблица 2.14

a1	b1	Fa = b	Fa ≠ b	Fa > b	Fa < b
0	0	1	0	0	0
0	1	0	1	0	1
1	0	0	1	1	0
1	1	1	0	0	0

На основании таблицы 2.14 запишем логические функции

F_a = b = _ii + a_ib_i (равнозначность),

F_a - b = b + a_ii (неравнозначность),

F_a > b = a_ii (a_i больше b_i),

F_a < b = _ib_i (a_i меньше b_i ).

Функциональная схема синтезированного устройства с учетом полученных выражений приведена на рис.2.50.

Условное графическое обозначение схемы сравнения имеет вид на рисунке 2.51.

Рисунок 2.50 - Схема устройства сравнения чисел

Рисунок 2.51 - Условно-графическое обозначение схемы сравнения чисел

Используя данный принцип можно построить схемы сравнения многоразрядных двоичных чисел.

Иногда на практике требуется лишь установление факта равенства кодов чисел А и В, например, в АЦП. Для определения равенства кодов чисел А и В производится поразрядное суммирование по модулю 2. При n-разрядных кодах чисел схема сравнения будет состоять из n элементов по модулю 2.

Пусть заданы две соответствующие переменные X¹(X₁, X₂,..., X_р, X_n) и Y¹(Y₁, Y₂,..., Y_р, Y_n). Так как Х_р = 0 или 1, и Y_р = 0 или 1, то каждая из совокупности переменных Х¹ и Y¹ имеет 2 комбинации значений переменных Х_р и Y_р. Функция (Х¹, Y¹) будет равна 1 при X_р=Y_р для всех р = 1, 2,..., n. Разряды X_р и Y_р равны только в том случае, если X + Y = 1, поэтому функция принимает значение, равное1, только при попарном равенстве всех одноименных разрядов кодов.

(2.21)

На рисунке 2.52а,б, показано две схемы равнозначности кодов, реализующие функцию f(X¹, Y¹) и построенные для n = 4 на основании выражения 2.21.

а) б)

Рисунок 2.52 - Схемы равнозначности кодов