Раздел 1 за 34

Глава 2 36

Г 109

t* 85

R 85

Г 93

Е„ 107

' 0 / % 165

,Л. 201

Г? 347

га 364

• Триггеры используются в цифровых цепях в качестве счетчиков.

• Защелка — это временный буфер памяти.

• Счетчик — это логическая цепь, которая может считать последовательность чисел или состояний.

• Один триггер может сосчитать последовательность из двух чисел, 0 и 1.

• Максимальное число двоичных состояний счетчика мо­жет зависеть от количества триггеров, содержащихся в счетчике.

• Счетчики могут быть либо синхронными, либо асинх­ронными.

• Асинхронные счетчики называют счетчиками пульса­ций.

• Синхронные счетчики тактируют все каскады одновре­менно.

• Сдвиговые регистры используются для временного хра­нения данных.

• Сдвиговые регистры состоят из соединенных вместе триггеров.

• Сдвиговые регистры могут перемещать данные влево или вправо.

• Сдвиговые регистры используются для преобразования данных из последовательной формы представления в параллельную, и наоборот.

• Сдвиговые регистры могут выполнять умножение и де­ление.

Глава 34. Самопроверка

1. Опишите, как RS-триггер изменяет состояния с высо­кого на выходе Q на высокое на выходе Q .

2. В чем главное отличие D-триггера от тактируемого RS- триггера?

3. Из каких компонентов состоит счетчик, и как он скон­струирован?

4. Нарисуйте схему счетчика, который считает до 10 и пос­ле этого повторяет счет.

5. Чем сдвиговый регистр отличается от счетчика?

6. Какие функции выполняет и для чего может использо­ваться сдвиговый регистр?

ЦЕЛИ

После изучения этой главы студент должен быть в со­стоянии:

• Описать функции шифраторов, дешифраторов, мульти­плексоров, сумматоров, вычитающих устройств и ком­параторов.

• Различать схематические обозначения шифраторов, де­шифраторов, мультиплексоров, сумматоров, вычитаю­щих устройств и компараторов.

• Перечислить применения комбинационных логических схем.

• Начертить таблицы истинности для различных комби­национных логических схем.

Комбинационные логические схемы — это схемы, состо­ящие из комбинаций элементов И, ИЛИ, инверторов и образующие более сложные схемы. Выход комбинацион­ных логических схем является функцией состояний их вхо­дов, типов использованных элементов и их соединений между собой. Наиболее часто встречающимися комбинаци­онными логическими схемами являются шифраторы, де­шифраторы, мультиплексоры и арифметические схемы.

35-1. ШИФРАТОРЫ

Шифратор — это комбинационная логическая схема, имеющая один или более входов и создающая многоразряд­ный двоичный выход. Шифрование — это процесс преоб­разования любого символа клавиатуры или числа, подан­ного на вход в кодированный выход в двоичном или дво- ично-десятичном коде.

На рис. 35-1 изображен десятично-двоичный шифратор, называемый шифратором на «4». Его функция состоит в

Рис. 35-1. Десятично­двоичный шифратор.

Рис. 35-3. Логическое обозначение десятич­но-двоичного шифра­тора с приоритетом.

преобразовании отдельной цифры (от 0 до 9), поданной на вход, в четырехразрядный двоичный код на выходе. Это означает, что если на клавиатуре нажата цифра 4, то на вход 4 будет подан высокий уровень, или 1, а на выходе появится 4-разрядный код 0100.

На рис. 35-2 изображен десятично-двоичный приоритет­ный шифратор. Функция приоритета означает, что если две клавиши нажаты одновременно, то шифратор выдаст дво- ично-десятичный код, соответствующий большей десятич­ной цифре. Например, если на шифратор подать одновре­менно цифры 2 и 5, то он выдаст двоично-десятичный код 0101, соответствующий цифре 5. Шифраторы этого типа встроены в одну интегральную микросхему и состоят при­мерно из 30 логических элементов. На рис. 35-3 изображе­но логическое обозначение шифратора с приоритетом.

Шифраторы этого типа используются для преобразова­ния десятичных чисел с клавиатуры в двоично-десятичный код 8421. Десятично-двоичный шифратор и десятично­двоичный приоритетный шифратор всегда можно найти там, где есть ввод с клавиатуры. Это калькуляторы, кла­виатуры компьютеров, электронные пишущие машинки и телетайпы.

Например, он может дешифровать число в двоично-деся- тичном коде в одну из десяти возможных десятичных цифр. Выход такого дешифратора используется для рабо­ты цифрового отсчета или дисплея. Дешифратор этого типа называется дешифратор 1на 10 или дешифратор 4 линии- на-10-линий.

Рис. 35-5. Логическое обозначение двоично-де- сятичного дешифратора.

~.£У-

ч>°-

ч>-

—^о—

ч>-

ч>°-

Рис. 35-4 Двоично-де­сятичный дешифратор.

На рис. 35-4 изображены десять элементов НЕ-И, тре­бующихся для дешифрации 4-разрядного числа в двоично­десятичном коде в десятичную цифру. Когда на всех вхо­дах элемента НЕ-И высокий уровень, на его выходе 0. На всех других выходах элементов НЕ-И дешифратора — вы­сокие уровни. Для того, чтобы каждый раз не рисовать все логические элементы цепи, используется обозначение, показанное на рис. 35-5.

Два других типа дешифраторов — это дешифратор с восемью выходами и дешифратор с шестнадцатью выхода­ми (рис. 35-6). Дешифратор с восемью выходами преобра­зует входное трехразрядное слово в напряжение на одном

Рис. 35-6. Логичес­кие обозначения де­шифраторов 1 на 8 (А) и 1 на 16 (Б).

	0
	2
	3
	4
—	А 5
	В 6
	с 1на16 ^
	в
	о
	9
	то
	и
	12
	13
	14
	Т5
(Б)

из восьми выходов. Дешифратор с шестнадцатью выхода­ми преобразует входное четырехразрядное слово в напря­жение на одном из шестнадцати выходов. Его также на­зывают дешифратор 4 линии-на-10-линий.

Рис. 35-7. Кон­фигурация се­мисегментного индикатора.

Специальным типом дешифратора является дешифра­тор стандартного двоично-десятичного кода в коды семи­сегментного индикатора. Он преобразует двоично-десятичный код в специальный 7-разрядный код, обеспечивающий рабо­ту семисегментного индикатора, отобража­ющего десятичные цифры (рис. 35-7). Ин­дикатор состоит из семи светодиодных сег­ментов, которые загораются в различных комбинациях, отображая каждую из деся­ти десятичных цифр, от 0 до 9 (рис. 35-8). Кроме семисегментных светодиодных ин­дикаторов существуют индикаторы нака­ливания, люминесцентные и жидкокрис­таллические индикаторы.

Ill I

J It­

II

'll I I f j “I II ‘

Рис. 35-8. Использование семисегментного индикатора для ото­бражения десятичных цифр.

■v

—и-

4*-

ь о-

d О-

-х—

-*ь-

-V

ч*.

—н- —м- —м-

ч-

-н—

f о-

-к—

~^г

-W—

Рис. 35-9. Два различ­ных типа светодиодных индикаторов.

Работа каждого из этих индикаторов основана на одном принципе. Сегмент активируется либо высоким, либо низ­ким уровнем напряжения. На рис. 35-9 изображены два типа светодиодных индикаторов: с общим анодом и с об­щим катодом. В каждом случае светодиодный сегмент дол­жен быть смещен в прямом направлении для того, чтобы

d.p. о-

d.p. о-

■tffO

щу

Рис. 35-10. Дешифратор двоичного кода в код семисегментного индикатора.

он излучал свет. В случае с общим катодом, при высоком уровне (1) сегмент светится, а при низком (0) — нет.

	а
	b	—
—	А с	—
—	В d Р й	—
—	и в D f
	9	—
	d.p.

Рис. 35-11. Логичес­кое обозначение де­шифратора двоич- но-десятичного кода в код семисегмент­ного индикатора.

На рис. 35-10 изображена декодирующая логическая цепь, преобразующая двоично-десятичный код в код семи­сегментного индикатора. Обращаясь к рис. 35-7, заметим, что сегмент а све­тится для цифр 0, 2, 3, 5, 7, 8 и 9; сег­мент b светится для цифр 0, 1, 2, 3, 4,

7. 8 и 9 и т. д. Для определения ло­гической схемы, необходимой для за­жигания каждого сегмента дисплея, могут быть записаны выражения Бу­левых функций. Логическое обозначе­ние дешифратора двоично-десятично- го кода в код семисегментного индика­тора изображено на рис. 35-11, — это цепь, содержащая в интегральной мик­росхеме.

-О О

-о

■о

Рис. 35-12. Однополюсный, многопозиционный переключатель, используемый в качестве муль­типлексора в неэлектронных цепях.

Механическое переключение не может удовлетворительно выполнить эту задачу. Следовательно, мультиплексоры, ис­пользуемые для выполнения высокоскоростного переклю­чения, должны состоять из электронных компонентов.

Мультиплексоры имеют дело с данными двух типов: аналоговыми и цифровыми. Мультиплексоры для анало­говых сигналов состоят из реле и транзисторных ключей. Мультиплексоры для цифровых сигналов состоят из стан­дартных логических элементов.

Цифровые мультиплексоры позволяют направлять циф­ровые данные от отдельных источников в общую линию для передачи по назначению. Типичный мультиплексор имеет несколько входов и один выход. Входы мультиплексора ак­тивируются входом выбора данных, определяющих вход, по которому данные будут приниматься. На рис. 35-13 изображена логическая схема восьмивходового мульти­плексора. Заметим, что мультиплексор имеет три линии управления входами, обозначенные А, В и С. Путем пода­чи соответствующего двоичного кода на линии управления, может быть выбран любой из восьми входов. Обозначение цифрового мультиплексора показано на рис. 35-14.

На рис. 35-15 изображено обозначение 16-входового муль­типлексора. Заметим, что мультиплексор имеет четыре ли­нии управления для активации шестнадцати входов данных.

Кроме селекции потоков данных, мультиплексоры ши­роко используются для преобразования данных из парал­лельного кода в последовательный. Двоичное слово, пред­ставленное параллельным кодом, подается на вход мульти­плексора, Подавая на управляющие входы последователь­ность разрешающих кодов, можно получить на выходе

0
2
3
4
5
6
7
8
9	1 на 16	Y
to
11
12
13
14
15
	А В С D

Рис. 35-13. Логическая схема восьмивходового мультиплексора.

Рис. 35-15. Логическое обозначение шест­надцативходового мультиплексора.

Рис. 35-16. Использование мульти- Рис. 35-14. Логическое плексора для преобразования дан-

обозначение восьмивхо- ных, представленных параллель-

дового мультиплексора. ным кодом, в последовательный.

последовательное представление параллельного двоичного слова, поданного на вход.

На рис. 35-16 изображена схема преобразования данных из параллельного кода в последовательный с помощью мультиплексора. Трехразрядное двоичное слово со счетчи­ка используется для выбора нужного входа. Параллельное восьмиразрядное слово подается на вход мультиплексора. При увеличении двоичного числа на выходе счетчика пос­ледовательно выбираются входы мультиплексора. На вы­ходе мультиплексора появляется последовательное двоич­ное слово, равное параллельному, поданному на вход.

О 0 1 +0 +1 +0

1

+1

На рис. 35-17 изображена таблица истинности, основан­ная на этих правилах. Заметим, что греческая буква сигма (I) используется для обозначения суммы столбца. Столбец перено­са обозначен С₀. Эти обозначе­ния используются в промыш­ленности при описании сумма­тора.

Входы		Выходы
А	в	2	С„
0	0	0	0
1	0	1	0
0	1	1	0
1	1	0	1

Рис. 35-17. Таблица истин­ности, составленная с по­мощью правил сложения.

Столбец суммы в таблице истинности совпадает со столб­цом выхода в таблице истинности для элемента исключа­ющее ИЛИ (рис. 35-18). Столбец переноса совпадает со столбцом выхода в таблице истинности для элемента И (рис. 35-19).

А	в	Y
0	0	0
1	0	0
0	1	0
1	1	1

Рис. 35-19. Таблица ис­тинности для элемента И.

А	в	Y
0	0	0
1	0	1
0	1	1
1	1	0

Рис. 35-18. Таблица истин­ности для элемента исклю­чающее ИЛИ.

На рис. 35-20 изображены элементы И и исключающее ИЛИ, соединенные параллельно для того, чтобы обеспе­чить логическую функцию, необходимую для одноразряд­ного сложения. Выход переноса (С₀) обеспечивается элемен­том И, а выход суммы (I) обеспечивается элементом исклю­чающее ИЛИ. Входы А и В соединены со входами элемента И и элемента исключающее ИЛИ. Таблица истинности для этой цепи такая же, как и таблица истинности, полученная с использованием правил двоичного сложения (рис. 35-17). Поскольку эта цепь не учитывает какие-либо переносы, она

Рис. 35-20. Схема полусумматора.

о-

называется полусумматором. Он может быть использован в качестве сумматора младшего разряда при сложении дво­ичных чисел.

Сумматор, учитывающий перенос, называется полным сумматором. Полный сумматор имеет три входа и выходы для суммы и переноса. На рис. 35-21 приведена таблица истинности для полного сумматора. Вход С_х — это вход пе­реноса. Выход С₀ — это выход переноса.

Входы			Выходы
А	в	С,	X	С„
0	0	0	0	0
1	0	0	1	0
0	1	0	1	0
1	1	0	0	1
0	0	1	1	0
1	0	1	0	1
0	1	1	0	1
1	1	1	1	1

Рис. 35-21. Таблица истинно­сти для полного сумматора,

На рис. 35-22 изображен полный сумматор, составлен­ный из двух полусумматоров. Выходы обоих полусуммато­ров поданы на входы элемен­та ИЛИ для получения выхо­да переноса. На выходе пере­носа будет 1, если на обоих входах либо первого, либо вто­рого элемента исключающее ИЛИ также будут высокие уровни. На рис. 35-23 показа­ны обозначения полусуммато­ра и полного сумматора.

Отдельный полный сумматор способен сложить два од­норазрядных числа и вход переноса. Для сложения двоич­ных чисел, имеющих более одного разряда, необходимо использовать дополнительные сумматоры. Вспомним, что

Рис. 35-22. Логичес­кая схема полного сум­матора, использующая два полусумматора.

Рис. 35-23. Логические обо­значения полусумматора (А) и полного сумматора (Б).

	А Г			С1 г
	НА		—	A FA
(А)	В с0	—	(Б)“	В с0

когда одно двоичное число складывается с другим, каж­дый складываемый столбец дает сумму и перенос 0 или 1 в столбец следующего разряда. Для сложения двух двоич­ных чисел требуется полный сумматор для каждого столб­ца. Например, для сложения двухразрядного числа с дру­гим двухразрядным числом необходимы два сумматора. Трехразрядные числа требуют трех сумматоров, четырех­разрядные — четырех и т.д. Перенос, создаваемый каж­дым сумматором, подается на вход сумматора следующе­го высшего разряда. Поскольку для младшего разряда пе­ренос не требуется, для него дспользуется полусумматор.

На рис. 35-24 изображен 4-разрядный параллельный сумматор. Входные биты младшего разряда обозначены А₀ и B_Q. Биты следующего разряда обозначены А_х и В_х и т. д. Биты выходной суммы обозначены X_Q, E_i; 1₂ и т.д. Заме­тим, что выход переноса каждого сумматора соединен со входом переноса сумматора следующего разряда. Выход пе­реноса последнего сумматора является старшим разрядом результата.

Рис. 35-24. Четырех­разрядный параллель­ный сумматор.

Вычитающее устройство

Вычитающее устройство позволяет вычитать два двоич­ных числа. Для того чтобы, понять, как работает вычита­ющее устройство, необходимо вспомнить правила вычита­ния.

О Заем 10 1 1 -О -1 -0 -1

О I Т О

На рис. 35-25 приведена таблица истинности, основан­ная на этих правилах. Буква D обозначает столбец разно­сти. Столбец заема обозначен буквой В₀.

Входы		Выходы
А	В	D	Во
0	0	0	0
1	0	1	0
0	1	1	1
1	1	0	0

Рис. 35-25. Таблица истинности, состав­ленная с помощью правил вычитания.

Заметим, что на выходе раз­ности (D) высокий уровень по­является только тогда, когда входные переменные не равны.

Следовательно, разность может быть выражена как исключаю­щее ИЛИ входных переменных.

Заем выхода появляется только тогда, когда на А подан 0, а на В подана 1. Следовательно, вы­ход заема является дополнитель­ным к элементу А ИЛИ В.

На рис. 35-26 изображена логическая схема полувычи- тателя. Она имеет два входа и выдает разность и выход заема. Разность создается элементом исключающее ИЛИ, а выход заема создается элементом И со входами А и В. Вход А получен путем включения инвертора перед входом А элемента И.

Рис. 35-26. Логическая схема полувычитателя.

—О 0 ^

Однако полувычитатель не имеет входа заема. Вход зае­ма имеет полный вычитатель. Он имеет три входа и созда­ет разность и выход заема. Логическая схема и таблица ис­тинности полного вычитателя изображены на рис. 35-27. На рис. 35-28 изображены обозначения полувычитателя и полного вычитателя.

Рис. 35-27. Логическая схема (А) и таблица истинности (Б) для полного вычитателя.

Входы			Выходы
А	в	В,	D	Во
0	0	0	0	0
1	0	0	1	0
0	1	0	1	1
1	1	0	0	0
0	0	1	1	1
1	0	1	0	0
0	1	1	0	1
1	1	1	1	1

(Б)

Рис. 35-28. Логические обозначе­ния полувычитателя (А) и полного вычитателя (Б).

A D	— —	В1 D	—
HS	—	A FS
В В0	— (Б)	В в0	-

(А)

Полный вычитатель может работать только с двумя од­норазрядными числами. Для того чтобы вычитать двоич­ные числа, имеющие большее число разрядов, должны ис­пользоваться дополнительные полные вычитатели. Вспом­ним, что если из 0 вычитать 1, то надо сделать заем из столбца высшего соседнего разряда. Выход заема вычита­теля низшего разряда становится входом заема вычитате­ля высшего соседнего разряда.

На рис. 35-29 изображена блок-схема 4-разрядного вы­читателя. В младшем разряде используется полувычита- тель, поскольку там не нужен вход заема.

S₉A₀ B«Ai B_n А₀

Рис. 35-29. Четырех­разрядный вычита­тель.

Компаратор

Компаратор используется для сравнения величин двух двоичных чисел. Схема определяет, равны два числа или нет. Компаратор не только сравнивает два двоичных чис­ла, но также определяет какое из них больше, а какое мень­ше.

Вход		Выход
А	в	Y
0	0	1
1	0	0
0	1	0
1	1	1

Рис. 35-30. Таб­лица истинности для компаратора.

На рис. 35-30 приведена табли­ца истинности для компаратора.

Когда оба сравниваемых бита оди­наковы на выходе компаратора по­является высокий уровень. Столбец выхода представляет собой выход элемента исключающее ИЛИ с ин­версией, также известное, как ис­ключающее ИЛИ-НЕ. Элемент ис­ключающее ИЛИ-НЕ по существу является компаратором, так как на его выходе появляет­ся 1 только тогда, когда на оба входа поданы 1. Для срав­нения чисел, имеющих 2 разряда и более необходимы до­полнительные элементы исключающее ИЛИ-НЕ. На рис.

34. 31 изображена логическая схема компаратора для срав­нения двух 2-разрядных чисел. Если числа равны, на вы­ходе элемента исключающее ИЛИ-НЕ появляется 1. Эта 1 подается на элемент И, как указательный уровень. Если оба элемента исключающее ИЛИ-НЕ выдают 1 на входы элемента И, то, следовательно, числа равны, и на выходе элемента И также появляется 1. Если же на входах эле­мента исключающее ИЛИ-НЕ различные уровни, то эле­мент исключающее ИЛИ-НЕ выдает на выходе 0, и на входе элемента И также будет 0. На рис. 35-32 изображе­на логическая схема компаратора для сравнения двух

*0.

Во

А,

:£>

£>

I" —'' I

Рис. 35-31. Сравнение двух 2-разрядных чисел.

Раздел 5 =й>-

А < В

А = В

А > В

Рис. 35-33. Обозначение 4-разрядного компаратора.

А = В

О

Рис. 35-32. Сравнение двух 4-разрядных чисел.

4-разрядных чисел. На рис. 35-33 показано обозначение 4-разрядного компаратора.