0. 3.2 Описание микросхемы бис пзу к541ре1

Масочные ПЗУ серии К541. Микросхе­ма ПЗУ типа 541РЕ1 представляет собой постоянное ЗУ с емкостью 16 384 бит для хранения и считывания информации в объеме 2048 8-разрядных слов.

Входные и выходные уровни напряже­ний совместимы с ТТЛ ИС. Микросхема К541РЕ1 имеет выходы с открытым кол­лектором. Программирование ПЗУ осу­ществляется с помощью фотошаблона технологического слоя «диэлектрик». На­копитель представляет собой набор диэ­лектрических окон с развязывающими элементами. Наличие и отсутствие этих окон определяют хранимую информацию в накопителе.

Условное обозначение и назначение выводов приведены на рисунке 12.

Микросхемы серии имеют напряжение питания 5 В, ТТЛ входные и выходные уровни, выход на три состояния, характеризуются сравнительно высоким уровнем энергопотребления, по сравнению с микросхемами серии К132, причем не обладают свойством снижать уровень потреб­ляемой мощности и режиме хранения.

Рисунок 12 – Условное обозначение БИС ПЗУ К541РЕ1

Основные электрические параметры БИС К541РЕ1 в диапазоне температур от -10 до +70°С при U_сс = (5±0,5) В:

Ток потребления в статическом режиме I_cc, мА ≤ 100;

Выходное напряжение низкого уров­ня U_OL при I_OL= 8 мА, В ≤ 0.45;

Ток утечки на выходе I_OH, мкА ≤ 40;

Входное напряжение низкого уров­ня U_IL при I_IL = 0.4 мА, В ≤ 0,5;

Входное напряжение высокого уров­ня U_IH при I_IH = 40 мкА, В ≥2,4;

Время выбора адреса t_AA, не ≥100;

» выборки разрешения t_CS, не > 70;

» восстановления t_OFF, не ≤ 70;

» цикла t_C, не > 150;

Входная емкость С1, пФ < 3;

Выходная емкость Со, пФ < 6;

Емкость нагрузки CL, пФ < 200.

Рисунок 13 – Функцио­нальные элементы мик­росхем статических ОЗУ на

биполярных транзи­сторах, элемент памяти ТТЛ

Структура микросхем содержит все функциональные узлы типичного варианта ее построении рисунок 13. В качестве элемента памяти использован статический триггер на четырех транзис­торах, два из которых, VT3 и VТ4, являются инжекторами транзисторов VT2 и VT1 соответственно. Двухэмиттерными транзис­торами управляют сигналы адресной шины X_i и разрядных шин РШо, РШ₁. При Х_i=0 триггер находится в режиме хранения, так как при этом фиксируется состояние плеч триггера. При X_i = 1 оба эмиттерных перехода, подключенных к адресной шине, закрываются, и состояние триггера зависит от потенциалов раз­рядных шин: при низком потенциале шин в режиме считывания в одну из них потечет ток, а именно в ту, со стороны которой транзистор открыт; в другой тока не будет.

При записи но шинам в форме парафазного сигнала РШ₁=D, РШо=D к плечам триггера подводится информации. Асимметрия и потенциалах шин вызовет переключение триггер в состояние, определяемое потенциалами шин: например, при РШ₁=O, РШо=1 (запись 0) откроется VT2, через него в шипу потечет ток инжектора VT4, а транзистор' VT1 закроется. При записи .1 состояния транзисторов изменятся па обратные.

Выходные и входные цепи выполнены па элементах ТТЛ, поскольку низкопороговые функциональные узлы ИИЛ имеют низкую помехоустойчивость и, кроме того, не согласованы по уровням напряжения с элементами других типов логики.