Тристабильные схемы.

 

Тристабильные схемы отличаются тем, что их выход может иметь три различных состояния. Первые два состояния имеют низкие выходные сопротивления и соответствуют состояниям логической 1 и логического О Третье состояние характеризуется высоким выходным сопротивлением. Типичная тристабильная ТТЛ-схема показана на рис. 2.26.

 

рис. 2.26.Тристабильная ТТЛ-схема.

 

          Когда управляющий вход заземлен, т.е. на этот вход подан логический 0, то управляющий ток начинает вытекать из базы транзистора Т4 и Т5, они закрываются, что вызывает появление третьего состояния. Если управляющий вход имеет высокий потенциал, схема работает как обычный инвертор.

Таблица истинности для тристабильного инвертора имеет следующий вид.

 

Вход	Управление	Выход
0	0	высокое сопротивление
1	0	высокое сопротивление
0	1	1
1	1	0

 

Лекция № 32. Триггеры.

 

План лекции.

 

1.     Обобщенная структура триггеров;

2.     RS-триггеры;

3.     JK-триггеры;

4.     Т-тригеры;

5.     D-тригеры.

 

Помимо логических элементов для построения цифровых систем требуются элементы памяти, осуществляющие хранение двоичной информации в течение требуемого времени. Основу элементов памяти составляют триггеры – электронные схемы, имеющие два устойчивых состояния, которые устанавливаются при подаче соответствующей комбинации сигналов на управляющие входы триггера и сохраняются в течение заданного времени после окончания действия этих сигналов.

Триггер является основным компонентом более сложных устройств, таких, как счетчики, сдвиговые регистры и регистры памяти.

Общая структура триггера показана на рис. 3.1.

рис. 3.1. Структура триггера.

 

Переключение элемента памяти в то или иное состояние осуществляется сигналами S (set- установка), R (reset- сброс), поступающими с выходов схемы управления. Логическое значение сигналов S, R зависит от комбинации сигналов на внешних управляющих входах Х триггера и от состояния выхода элемента памяти, которое определяется значением сигнала Q, поступающего с выхода элемента памяти по цепи обратной связи.

Состояние триггера определяется значением выходного сигнала Q. Если изменение Q, т.е. переключение триггера происходит только при поступлении синхроимпульса на специальный вход синхронизации С (clock- время задающий), то триггер называется синхронным. Триггеры могут синхронизироваться уровнем или фронтом синхроимпульсов (рис. 3.2).

рис. 3.2. Структура синхроимпульса.

 

Триггеры, синхронизируемые уровнем, могут изменять свое состояние в течение длительности синхроимпульса при поступлении соответствующих управляющих сигналов Х, т.е. могут переключаться несколько раз за время действия одного синхроимпульса. В течение паузы между синхроимпульсами состояние такого триггера сохраняется при любых изменениях управляющих сигналов.

Триггеры, синхронизируемые фронтом, изменяют свое состояние при поступлении на синхронизирующий вход соответствующего фронта (положительного или отрицательного) синхроимпульса, а при последующем действии уровня синхроимпульса это состояние сохраняется при любых изменениях управляющих сигналов X. За время действия одного синхроимпульса триггер, синхронизируемый фронтом, может переключиться только один раз.

В асинхронных триггерах отсутствует вход синхронизации. Поэтому переключение асинхронных триггеров происходит как только на управляющие входы поступает соответствующая комбинация управляющих сигналов X.

В микроэлектронике наиболее часто используются триггеры RS-, JK-, T-, D- типов и некоторые их разновидности.

Буквами R и S, J и K, Т и D принято обозначать управляющие входы Х триггеров соответствующих типов. Рассмотрим каждый из этих триггеров.

 

RS-триггеры.

 

RS- триггер имеет два управляющих входа S и R с помощью которых выполняются функции установки триггера в состояние Q=1 (при S=1, R=0) и сброса в состояние Q=0 (при S=0, R=1).

При S= R=0 триггер работает в режиме хранения, т.е. сохраняет ранее установленное состояние: либо Q=1, либо Q=0. Комбинация входных переменных R=S=1(установка и сброс одновременно) является запрещенной, так как может привести к неопределенному состоянию Q. Во избежание возникновения сбоев в цифровых системах комбинацию S=R=1 исключают. Полная таблица состояний RS-триггера дана ниже.

 

R	S	Q	Q
0	0	0	0
0	0	1	1
0	1	0	1
0	1	1	1
1	0	0	0
1	0	1	0
1	1	0	x
1	1	1	x

 

Характеристическое уравнение RS- триггера будет иметь вид

Подставив в это уравнение все возможные комбинации входных переменных S и R получим значение , приведенное в таблице.

Таким образом, характеристическое уравнение и таблица дают эквивалентное описание, функционирования триггера.

Полную таблицу можно преобразовать в более компактную форму:

                  

R	S
0	0
0	1	1
1	0	0
1	1	x

 

RS-триггеры могут быть асинхронными или синхронным: синхронизируемыми уровнем либо фронтом синхросигнала. Условное изображение на схемах показано на рис. 3.3

рис. 3.3. Схематическое изображение триггеров: а) асинхронный RS-триггер; б) синхронизируемый уровнем синхроимпульса RS-триггер; в) синхронизируемый фронтом синхроимпульса RS-триггер.

 

          Временная диаграмма, иллюстрирующая работе асинхронного RS-триггер показана на рис. 3.4.

рис. 3.4. Временная диаграмма для асинхронного RS-триггера.

 

          Временная диаграмма, иллюстрирующая работу синхронного, синхронизируемого уровнем синхроимпульса, RS-триггер показана на рис. 3.5.

рис. 3.5. Временная диаграмма для синхронизируемого уровнем синхроимпульса СRS-триггера.

 

          Временная диаграмма, иллюстрирующая работе синхронного, синхронизируемого фронтом синхроимпульса, RS-триггер показана на рис. 3.6.

рис. 3.6. Временная диаграмма для синхронизируемого фронтом синхроимпульса СRS-триггера.

 

JK-триггеры

 

JK- триггер характеризуется следующей таблицей состояний

                  

J	K
0	0
0	1	0
1	0	1
1	1

 

Он отличается от RS-триггера тем, что при поступлении на входы комбинации J=K=1 меняет состояние выхода на противоположное . Таким образом, JK-триггер не имеет запрещенных комбинаций входных сигналов. Его характеристическое уравнение имеет вид:

Так же как RS-триггер, JK-триггер может быть как асинхронным, так и синхронизируемым уровнем или фронтом. Однако на практике обычно используются JK-триггеры, синхронизируемые фронтом (рис. 3.7)

рис. 3.7. Схематическое изображение JK-триггера, синхронизируемого фронтом.

 

Т – триггеры.

 

Т-триггер называют часто счетным триггером. На рис. 3.8 показано схематическое изображение такого триггера.

рис. 3.8.Схематическое изображение Т-триггера.

 

Т-триггер характеризуется следующей таблицей состояний

 

T
0
1

 

Состояние его выхода меняется на противоположное при поступлении на вход счетного сигнала Т=1 и сохраняется неизменным при Т=0. В соответствии с таблицей состояний характеристическое уравнение Т-триггера имеет вид:

Из таблицы состояний для JK-триггера видно, что при J=K=1 состояние JK-триггера, синхронизируемого фронтом, будет изменяться на противоположное  при поступлении каждого синхроимпульса. Таким образом, JK- триггер в этом случае функционирует как Т-триггер при подаче счетного сигнала Т на вход синхронизации С (рис. 3.9).

рис. 3.9.Схема реализации Т-триггера на JK-триггере.

 

D – триггеры.

 

D-триггер имеет таблицу состояний, в которой отсутствует состояние, соответствующее режиму хранения

 

D
0	0
1	1

 

Д-триггеры бывают только синхронными и в соответствии с таблицей состояний они после поступления синхросигнала устанавливаются в состояние

Это выражение является характеристическим уравнением D- триггера. D-триггер выполняет функцию задержки информации, поступающей на управляющий вход D, на один период синхросигнала (такт машинного времени). В микроэлектронной аппаратуре широко используются как D-триггеры, синхронизируемые фронтом (рис. 3.10.а), так и синхронизируемые уравнением (рис. 3.10.б).

рис. 3.10. Схематическое изображение D-триггеров: а) синхронизируемый фронтом; б) синхронизируемый уровнем.

 

Согласно таблицам состояний синхронный JK-триггер будет выполнять функции D-триггера, если исключить комбинации переменных, при которых J=К. Это достигается соединением входов J и K через инвертор (рис. 3.11)

рис. 3.11. Схема реализации D-триггера на JK-триггере.

 

В свою очередь D-триггер, синхронизируемый фронтом, выполняет функции Т-триггера, если соединить вход D с инверсным выходом (рис. 3.12).

рис. 3.12. Схема реализации Т-триггера на D-триггере.

 

Как следует из приведенного выше описания функционирования триггеров, их состояние Q в каждый момент времени определяется как значениями управляющих и синхронизирующего сигналов, так и состоянием Q в предыдущий момент времени, т.е. триггер "помнит" свое предыдущее состояние. Следует отметить, что описанные здесь триггеры, как правило, строятся на основе рассмотренных выше логических элементов И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ. Так, например, схема RS-триггера синхронизированного уровнем, реализованного на 4 элементах И-НЕ представлена на рис. 3.13.

рис. 3.13. Схема реализации RS-триггера.

Лекция № 33. Счетчик.

 

План лекции.

 

1.     Основные параметры счетчиков;

2.     Реализация счетчиков на триггерах.

 

          Счетчиком называется функциональный узел, на выводах которого образуется число, соответствующее количеству поступивших на вход импульсов. Основным параметров счетчика является модуль счета Кс- максимальное число импульсов, которое может быть сосчитано счетчиком. После поступления Кс импульсов счетчик должен возвращаться в исходное состояние. Счетчики строятся на основе JK-, T- или D-триггеров. Пример счетчика на D-триггерах показана на рис. 3.14.

 

рис. 3.14. Схема трехразрядного счетчика на D-триггерах.

 

          Счетчик, содержащий m триггеров называется m - разрядным. Он может иметь 2^m устойчивых состояний, поэтому его модуль счёта . Количество поступающих на счетный вход импульсов представляется в виде двоичного числа. Так, например, работу представленного выше 3-х разрядного счетчика можно проиллюстрировать временной диаграммой, представленной на рис. 3.15.

 

рис. 3.15. Временная диаграмма работы счетчика.

 

Частота импульсов на выходе последнего разряда счетчика в Кс paз меньше, чем частота импульсов, поступающих на вход. Поэтому счетчики используются в качестве делителей частоты, обеспечивающих на выходе в Кс paз меньшую частоту сигнала, чем на входе.

По типу функционирования различают суммирующие , вычитающие и реверсивные счетчики. Суммирующий счетчик выполняет прямой счет, т.е. при поступлении на вход очередного импульса число на выходе счетчика увеличивается на 1. Вычитающий счетчик производит обратный счет, т.е. при поступлении счетного импульса число на выходе уменьшается на 1. Реверсивный счетчик может работать в режиме прямого и обратного счета.

Если счетные импульсы в счетчике подаются только на вход триггера первого разряда, как в счетчике, представленном на рис. 3.14, то такой счетчик называется последовательным. Для каждого из последующих разрядов сигналы переключения поступают с выхода предыдущих разрядов. В результате происходит последовательное переключение разрядов счетчика. Если период счетных импульсов соизмерим с временем задержки переключения одного разряда счетчика, то число на выходах последовательного счетчика может не соответствовать количеству поступивших импульсов. В этом случае наиболее подходящими являются параллельные счетчики. В счетчиках этого типа счетные импульсы одновременно (параллельно) поступают на синхровходы С триггеров во всех разрядах.

Промышленностью выпускается широкая номенклатура счетчиков в виде отдельных микросхем. На рис. 3.16 показаны условные графические изображения некоторых типов счетчиков.

 

рис. 3.16. Графическое изображение счетчиков: а) двоичный четырехразрядный счетчик; б) двоично-десятичный четырехразрядный счетчик с возможностью предварительной установки.

 

Счетчик представленный на рис. 3.16.б считает до 10 и далее цикл счета повторяется.

Лекция № 34. Регистры.

 

План лекции.

 

1.     Классификация регистров;

2.     Реализация регистров на триггерах.

 

Регистром называется функциональный узел, выполняющий хранение двоичных чисел или их сдвиг на определенное число разрядов. Они строятся на основе рассмотренных выше триггеров. По способу приема и выдачи информации регистры делятся на следующие группы: с параллельным приемом и выдачей (рис. 3.17); с последовательным приемом и выдачей (рис. 3.18); с последовательным приемом и параллельной выдачей (рис. 3.19); с параллельным приемом и последовательной выдачей (рис.3.20).

 

рис. 3.17. Регистр с параллельным приемом и выдачей.

 

рис. 3.18. Регистр с последовательным приемом и выдачей.

 

рис. 3.19. Регистр с последовательным приемом и параллельной выдачей.

 

рис. 3.20. Регистр с параллельным приемом и последовательной выдачей.

 

Регистры с параллельным приемом и выдачей служат для хранения информации и называются регистрами памяти. Изменение хранящейся информации (ввод новой информации) происходит после соответствующего изменения сигналов на входах при поступлении определенного уровня(С=0 или С=1) или фронта синхросигналов. В качестве разрядов регистра памяти используются синхронизируемые уровнем или фронтом триггеры: D- триггеры (рис. 3.21 а), если информация поступает в виде однофазных сигналов, или RS- триггеры (рис. 3.21 б), если информация поступает в виде пара фазных сигналов.

 

рис. 3.21. Реализация регистров памяти: а) на D-триггерах; б) на RS-триггерах.

 

Регистры с последовательным приемом или выдачей информации (рис. 3.18 – 3.20) называются сдвиговыми регистрами. В регистре с последовательными приемом и выдачей первый разряд вводимого числа D₀ подается на вход одного, крайнего слева, разряда регистра T_m-1 и вводится в него при поступлении первого синхроимпульса: Q_m-1=D₀. При поступлении следующего синхроимпульса значение D₀, поступающее с выхода разряда T_m-1, вводится в разряд T_m-2, т.е. устанавливается Q_m-2=D₀, в разряд T_m-1 поступает следующий разряд числа D₁: устанавливается Q_m-1=D₁ и т.д. Таким образом, производится последовательный сдвиг поступающей на вход информации на один разряд вправо в каждом такте синхросигналов. После поступления m синхроимпульсов весь регистр оказывается заполненным разрядами числа D и первый разряд числа (D₀) появляется на выходе Q₀ регистра. В течение последующих m синхроимпульсов производится последовательный поразрядный вывод из регистра записанного числа, после чего регистр оказывается полностью очищенным.

Сдвиговые регистры обычно реализуются на D-триггерах (рис. 3.22) или RS-триггерах (рис. 3.23), где для ввода информации в первый разряд включается инвертор.

 

рис. 3.22. Схема сдвигового регистра на D-триггерах.

 

рис. 3.23.Схема сдвигового регистра на RS-триггерах.

 

Для сдвиговых регистров обязательным является применение триггеров, синхронизируемых фронтом.

Сдвиговые регистры могут быть реверсивными, т.е. выполняющими сдвиг в любом направлении: слева направо или наоборот. Направление сдвига определяется значением управляющего сигнала на специальном входе регистра.

Условное графическое изображение регистра показано на рис. 3.24.

 

рис. 3.24. Схематическое изображение регистра.