Добавил:
Upload Опубликованный материал нарушает ваши авторские права? Сообщите нам.
Вуз: Предмет: Файл:
ТМ / Теория / TM_Lectures.pdf
Скачиваний:
170
Добавлен:
24.02.2016
Размер:
6.53 Mб
Скачать

Таблица 3.2

Состояния шифратора ИВ1

Входы

Выходы

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

E1

 

I1

 

I 2

 

 

I3

I 4

I5

I 6

I 7

I8 GS

 

 

A0

 

 

A1

 

 

A2

 

 

E0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

1

 

1

 

1

 

 

1

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

1

 

1

 

1

 

1

 

1

 

1

 

1

 

1

 

1

 

1

 

1

 

 

1

 

 

0

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

0

 

0

 

0

 

0

 

 

0

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

0

 

1

 

0

 

1

 

0

 

 

0

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

 

x

 

 

x

 

 

x

 

 

x

 

 

x

 

0

 

1

 

1

 

0

 

0

 

1

 

 

0

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

 

x

 

 

x

 

 

x

 

 

x

 

0

 

1

 

1

 

1

 

0

 

1

 

1

 

 

0

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

 

x

 

 

x

 

 

x

 

0

 

1

 

1

 

1

 

1

 

0

 

0

 

0

 

 

1

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

 

x

 

 

x

 

0

 

1

 

1

 

1

 

1

 

1

 

0

 

1

 

0

 

 

1

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

 

x

 

0

 

1

 

1

 

1

 

1

 

1

 

1

 

0

 

0

 

1

 

 

1

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

0

 

1

 

1

 

1

 

1

 

1

 

1

 

1

 

0

 

1

 

1

 

 

1

 

 

1

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Приоритет в том случае, если несколько входов получили активные уровни, будет иметь «старший» среди них по номеру. Высший приоритет у

входа I8 .

Используя совместно выход E0 и разрешающий вход E1, можно строить многоразрядные приоритетные шифраторы.

3.2. Дешифратор двоичного кода в десятичный код

Простейший дешифратор, выполненный на элементах И–НЕ, НЕ (рис. 3.5), называется линейным. Когда на входы подается комбинация 000, с выхода элемента DD1.4 должен быть снят сигнал 1, а с остальных выходов – сигналы 0. Для этого на элемент 3И–НЕ DD3.1 сигналы поступают не непосредственно со входов, а через инверторы DD1.1…DD1.3, в которых нули преобразуются в единицы.

Три сигнала “1” на входе DD3.1 дают на его выходе сигнал 0, который инвертируется элементом DD1.4, и в результате получаем сигнал на выходе

73

DD1.4, равный “1”. На выходах всех остальных элементов будут нули, так как на один из входов элементов DD3.2…DD5.2 подаются сигналы 0, минуя инверторы. Порядок формирования сигналов на выходе при других сигналах на входе приведен в табл. 3.3.

Таблица 3.3

Состояние дешифратора кода 4–2–1 в десятичный код

 

Входы

 

 

 

 

Выходы

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

20

 

21

 

22

DD1.4

DD1.5

DD1.6

DD2.1

DD2.2

DD2.3

DD2.4

DD2.5

0

 

0

 

0

1

0

0

0

0

0

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

0

 

0

0

1

0

0

0

0

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

1

 

0

0

0

1

0

0

0

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

1

 

0

0

0

0

1

0

0

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

0

 

1

0

0

0

0

1

0

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

0

 

1

0

0

0

0

0

1

0

0

 

 

 

 

 

 

 

 

 

 

 

 

 

0

 

1

 

1

0

0

0

0

0

0

1

0

 

 

 

 

 

 

 

 

 

 

 

 

 

1

 

1

 

1

0

0

0

0

0

0

0

1

 

 

 

 

 

 

 

 

 

 

 

 

 

В интегральном исполнении разработана большая гамма двоично– десятичных дешифраторов, допускающих параллельное соединение. Рассмотрим параллельную работу двоично–десятичных дешифраторов на базе микросхемы ИД7.

Логическая структура, цоколевка и условное обозначение дешифратора представлены на рис. 3.6.

Дешифрация происходит тогда, когда на входах E1 и E2 действует напряжение низкого уровня, а на входе Е3 – высокого. При других сочетаниях уровней на входах разрешения Еi на всех выходах будет напряжение высокого уровня.

74

Вход

1

2 0

DD1.1

Вход

1

2 1

DD1.2

Вход

1

2 2

DD1.3

&

1

DD3.1

DD1.4

&

1

DD3.2

DD1.5

&

1

DD3.3

DD1.6

&

1

DD4.1

DD2.1

&

1

DD4.2

DD2.2

&

1

DD4.3

DD2.3

&

1

DD5.1

DD2.4

&

1

DD5.2

DD2.5

Вых. 0

Вых. 1

Вых. 2

Вых. 3

Вых. 4

Вых. 5

Вых. 6

Вых. 7

Рис. 3.5. Функциональная схема дешифратора двоичного кода в десятичный код

75

 

6

 

 

&

15

0

 

 

 

 

 

E3

&

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

E2

5

 

 

 

 

 

 

 

 

 

 

E1

4

 

 

&

14

1

4

E1

DC

0

15

 

 

 

 

 

14

 

 

 

 

 

 

 

5

E2

 

1

A01

1

1

&

13

 

6

E3

 

2

13

2

 

 

3

12

 

 

 

 

 

 

 

 

 

 

 

 

 

1

A0

 

4

11

 

 

 

 

&

12

3

2

A1

 

5

10

 

 

 

 

 

 

6

9

 

2

1

1

 

 

 

3

A2

 

7

A1

 

 

 

 

7

 

 

 

&

 

 

 

 

 

 

 

 

 

 

11

4

 

16 - питание

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

8 - общий

 

 

 

1

1

&

10

5

 

 

 

 

 

A23

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

&

9

6

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

&

7

7

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

Рис. 3.6. Структура, условное обозначение и цоколевка микросхемы ИД7

Состояния ИД7 приведены в табл. 3.4.

76

Таблица 3.4

Состояния дешифратора ИД7

 

 

 

 

 

 

Входы

 

 

 

 

 

 

 

 

 

 

 

Выходы

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

E3

A0

A1

A2

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

 

E1

 

E2

 

 

0

 

 

1

 

2

 

 

3

 

 

4

 

 

5

 

 

6

 

7

 

1

 

 

x

x

x

x

x

1

1

1

1

1

1

1

1

 

x

 

1

 

x

x

x

x

1

1

1

1

1

1

1

1

 

x

 

x

0

x

x

x

1

1

1

1

1

1

1

1

 

0

 

 

0

 

1

0

0

0

0

1

1

1

1

1

1

1

 

0

 

 

0

 

1

1

0

0

1

0

1

1

1

1

1

1

 

0

 

 

0

 

1

0

1

0

1

1

0

1

1

1

1

1

 

0

 

 

0

 

1

1

1

0

1

1

1

0

1

1

1

1

 

0

 

 

0

 

1

0

0

1

1

1

1

1

0

1

1

1

 

0

 

 

0

 

1

1

0

1

1

1

1

1

1

0

1

1

 

0

 

 

0

 

1

0

1

1

1

1

1

1

1

1

0

1

 

0

 

 

0

 

1

1

1

1

1

1

1

1

1

1

1

0

Наличие трехвходового логического элемента разрешения позволяет соединить параллельно несколько дешифраторов с целью увеличения количества выходов.

На рис. 3.7 показан дешифратор на 32 выхода. Для его реализации потребовалось 4 дешифратора ИД7 и дополнительный инвертор DD5.

 

1 2 3

 

 

3 2 1

 

3 2 1

 

3 2 1

 

 

1

A0 DC

0

A0 DC

8

A0 DC 16

A0 DC

24

 

2

A1

 

A1

 

A1

 

A1

 

 

4

A2

 

A2

 

A2

 

A2

 

В

"1"

E3 DD1

 

E3 DD2

 

E3 DD3

 

E3 DD4

 

х

 

E2

 

E2

 

E2

 

E2

 

о

 

 

 

 

 

д

 

E1

7

E1

15

E1

23

E1

31

 

 

 

 

 

 

 

 

 

8

 

 

 

 

1

DD5

 

 

 

16

 

 

 

 

 

 

 

 

 

 

 

 

Рис. 3.7. Параллельное соединение ИД7

 

 

77