Литература / Из инета / stat-34

Сумматоры. Определения, классификация, уравнения, структуры и применение. Часть 2 ChipNews

О проекте Новости В работе ChipNews ИМЭ Подписка Новости рынка Рубрикатор Форум Ссылки Реклама Имя:    E-mail:  Работает ли сайт? Работает

Не работает

Не разберешься Результат опроса

var rand = Math.floor(Math.random() * 1000000000);document.write('');document.write('');document.write(''); var rand = Math.floor(Math.random() * 1000000000);document.write('');document.write('');document.write(''); Н. Воробьев Сумматоры. Определения, классификация, уравнения, структуры и применение. Часть 2 Рис. 1 Рис. 2     Рассмотрим уравнения и структуры серийно выпускаемых ИС сумматоров. Функциональное обозначение полного одноразрядного двоичного сумматора типа ИМ1 (`80), реализуемого в отечественных сериях 133, К155, КМ155, представлена на рис. 1. Его отличительной чертой является развитая логика на входах разрядов a и b чисел А и В (рис. 2). Структура данной ИС реализуется по следующим уравнениям:

(1) (2) (3) (4) (5)     При использовании данной ИС между входами a3 и b3 и источником питания +5 В нужно включить резистор R, сопротивление которого определяется требуемыми динамическими параметрами (типичные значения 1–5,1 кОм). В дальнейшем на схемах, построенных на этой ИС, резистор опущен.

    Реализация прямой суммы и инверсных суммы и переноса в данной ИС обусловлена двумя обстоятельствами: во-первых, задержки распространения логического элемента И-ИЛИ-НЕ меньше, чем у элемента И-ИЛИ, так как последний фактически реализуется по структуре И-ИЛИ-НЕ-НЕ, что позволяет строить параллельные многоразрядные сумматоры с последовательным переносом с относительно небольшими задержками распространения в цепи выходного переноса; во-вторых, используется свойство самодвойственности функций S и P [1].

    Наличие входов a1, a2 и b1, b2 позволяет маскировать нулём один разряд, любую группу разрядов или все разряды чисел А и В. Наличие входов a3 и b3 позволяет подключить к ним дополнительную логику, реализованную на элементах, выходы которых выполнены с открытым коллектором. Наличие входов a4 и b4 даёт возможность преобразовывать прямые коды многоразрядных чисел А и В в обратный или дополнительный коды, а также строить схемы не только сумматоров, но и вычитателей.

Рис. 3     В качестве примера на рис. 3 показана схема, поясняющая принцип действия 4-разрядного параллельного сумматора с последовательным переносом, в котором использованы ИС типа ИМ1 (133, 155). Разряд a0 числа А подан на объединённые входы a1 и a2, хотя в общем случае на вход a2 можно подать уровень “1” либо использовать его для маскирования. То же можно сказать о разряде b0 числа В. На входы a4 и b4 ИС младшего разряда необходимо подать уровень “1” (выражения (4) и (5)). Младший разряд суммы снимается с выхода S0 сумматора. Несмотря на то, что перенос из младшего разряда поступает с инверсией, мы подаём его непосредственно на вход переноса следующего разряда.

    Учитывая свойство самодвойственности, вторые разряды слагаемых a1 и b1 чисел А и В соответственно подадим на входы a4 и b4 ИС, причём на один или оба входа a1, a2 и b1, b2 необходимо подать уровень “0” (выражения (4) и (5)). Так как все три входа этой ИС имеют инверсные переменные, то на выходе реализуется инверсия суммы, однако, если снимать её с выхода S одноразрядного сумматора, то получим прямое значение разряда S1 суммы. Кроме этого, получится инверсия выходного переноса, но поскольку он снимается с инверсного переноса, то фактически реализуется прямой выходной перенос. Дальнейшие связи остальных разрядов осуществляются аналогично.

    Функциональное обозначение двухразрядного двоичного сумматора типа ИМ2 ( `82), реализуемого в отечественных сериях 133, К155, КМ155, представлена на рис. 4.

Рис. 4 Структура данной ИС реализуется по следующим уравнениям:

(пользователю не доступен) (6)

(структура И-ИЛИ-НЕ-НЕ) (7) (8) (9)     Выражения (8) и (9) записаны на основании свойства самодвойственности. Инверсия входных разрядов a1 и b1 осуществляется дополнительно встроенными в ИС инверторами.

    Как видно из выражений (6)–(9), логическая структура этой ИС соответствует двум младшим разрядам схемы (рис. 3), в которых отсутствует входная логика, реализующая выражения (4) и (5).

    Быстродействие многоразрядных (n > 4) сумматоров с последовательным переносом, которые можно построить на рассмотренных выше ИС, ограничено задержкой его распространения, так как формирование сигнала переноса на выходе старшего разряда не может произойти до тех пор, пока сигнал переноса младшего разряда не распространится последовательно через все разряды сумматора.

    Параллельный перенос в i-ом разряде многоразрядного сумматора определяется как функция разрядов слагаемых i-го и всех предыдущих младших разрядов и входного переноса. Для реализации этого принципа в каждом двоичном разряде сумматора специально формируются два дополнительных сигнала: функция генерации переноса в данном i-ом разряде Di и функция распространения переноса через данный i-ый разряд Fi. Представим перенос из i-го разряда в виде:

Pi = aibi + aipi + bipi = aibi + (ai + bi) pi = Di + Fipi , (10)     где Di = aibi; Fi = ai + bi . Иногда функция Fi реализуется так: Fi = ai Е bi (докажите справедливость последнего выражения самостоятельно). Смысл функций Di и Fi ясен из следующего числового примера:

11 1111 — переносы А 01101011 + + В 00100101 S 10010000     Перенос, возникший в младшем разряде D0 = a0b0 = 1.1 = 1, распространяется до разряда с индексом i = 4, а перенос, возникший в разряде с индексом i = 5 : D5 = a5b5 = 1.1 = 1, распространяется до разряда с индексом i = 7.

    С учётом вышеизложенного запишем выражения, описывающие структуру 4-разрядного параллельного сумматора с параллельным (быстрым, fast) переносом:

P0 = D0 + F0pвх , (11)     где P0 — выходной перенос из разряда с индексом i = 0; pвх — входной перенос в разряд с индексом i = 0.

    Аналогично

P1 = D1 + F1P0, (12)     Подставив выражение (11) в (12), получим:

P1 = D1 + F1D0 + F1F0pвх, (13)     Выполнив аналогичные процедуры, запишем:

P2 = D2 + F2P1 = D2 + F2D1 + F2F1D0 + F2F1F0pвх , (14)

P3 = D3 + F3P2 = D3 + F3D2 + F3F2D1 + F3F2F1D0 + F3F2F1F0pвх , (15)     В выражениях (12)–(13) D1 = a1b1, D2 = a2b2, D3 = a3b3 и F1 = a1 + b1, F2 = a2 + b2, F3 = a3 + b3.

    Разряды суммы реализуются так:

S0 = a0 Е b0 Е Pвх (16) S1 = a1 Е b1 Е P0 (17) S2 = a2 Е b2 Е P1 (18) S3 = a3 Е b3 Е P2 (19)     По выражениям (11)–(19) выполнена ИС четырёхразрядного сумматора с параллельным переносом типа ИМ3, реализуемого в отечественных сериях 133, К155, КМ155. Функциональное обозначение данной ИС приведено на рис. 5. Следует подчеркнуть, что реальная схемотехническая реализация ИС типа ИМ3 осуществляется по преобразованным выражениям (11)–(14). Так уравнение (11) с учётом свойства самодвойственности и правила де-Моргана представляется в виде: P0 = a0b0 + (a0 + b0)pвх = a0 + b0 + a0b0pвх.

Рис. 5     В настоящее время уравнения, аналогичные (11), (13)–(15), реализуют не только внутри структуры сумматора, но и в качестве самостоятельной ИС, причём выражение (15) заменяется двумя выражениями:

D0 = D3 + F3D2 + F3F2D1 + F3F2F1D0 (20) F0 = F3F2F1F0pвх