MProc / вопросы / Вопросы к зачёту по курсу ППМПС

Вопросы к зачёту по курсу ППМПС 2004г. (ЭКТ42,43) Стр.№2. Всего 2 стр.

Вопросы к зачёту по курсу ППМПС (ЭКТ-42,43)

На зачёте можно пользоваться любой литературой.

1. Системы счисления. Перевод чисел из одной системы счисления в другую.

2. Классификация микропроцессоров (МП) – по назначению, по виду обрабатываемых сигналов, по типу параллелизма операндов, по типу параллелизма работы МП и т.д.

3. Объясните термины: RISC, CISC, VLIW, суперскалярный МП, мультискалярный МП, скалярный МП, векторный МП.

4. Объясните термины: MMX, SSE, SWAR.

5. Основные режимы IA-32.

6. Регистровая модель IA-32.

7. Директивы ассемблера МП Intel.

8. Операции ассемблера (арифметические, логические, отношения, присваивания атрибутов и возвращающие значения).

9. Особенности взаимодействия ассемблера МП Intel с языками высокого уровня (модели памяти, передача параметров). На примере С и Паскаля.

10. Представление и размещение в памяти МП Intel адресных и числовых констант, с плавающей и фиксированной точкой.

11. Макросредства ассемблера МП Intel.

12. Регистры блока FPU.

13. Регистровый формат и формат в памяти для FP-чисел. Специальные значения FP-данных для МП Intel.

14. Структура кода FPU-инструкции. Основные FPU-инструкции.

15. Циклы и ветвления при работе с FPU.

16. Системные регистры МП Intel (управления, отладки и т.п.)

17. Что такое защищённый режим МП Intel, селекторы и дескрипторы.

18. Формирование линейного адреса в защищённом режиме.

19. Форматы дескрипторов различного назначения.

20. Уровни привилегий (дескриптора, запроса, текущий) и организация защиты памяти в МП Intel.

21. Обращение к сегментам данных и стека в защищённом режиме.

22. Обращение к сегментам программ в защищённом режиме. Шлюзы.

23. Переключение задач. Структура TSS.

24. Что такое Шлюз задачи, Дескриптор шлюза задачи, Вложенные задачи.

25. Режим EV86. Особенности взаимодействия с ОС и особенности модели памяти.

26. Виды прерываний и исключений, реализация их обслуживания.

27. Поясните термины: Trap, Fault, Abort.

28. Приоритеты событий, вызывающих прерывания.

29. Обработка прерываний в реальном режиме.

30. Обработка прерываний в защищенном режиме.

31. Реализация и обслуживание виртуальных прерываний. Использование VIF и VIP.

32. Реализация прерываний в мультипроцессорных системах. Арбитр шины.

33. Общие принципы страничной организации памяти. Размеры страниц.

34. Принципы формирования 32-разрядного физического адреса для страниц разного размера.

35. Принципы формирования 36-разрядного физического адреса для страниц разного размера.

36. Форматы элементов страничных таблиц и каталогов, для 32-х и для 36-разрядной адресации.

37. Средства кэширования современных МП.

38. Кэш прямого отображения. Принцип работы, достоинства и недостатки.

39. Секторированный кэш прямого отображения. Принцип работы, достоинства и недостатки.

40. Наборно-ассоциативный кэш. Принцип работы, достоинства и недостатки.

41. Полностью ассоциативный кэш. Принцип работы, достоинства и недостатки.

42. Что такое TLB. Назначение, принцип функционирования.

43. Пакетный режим передачи данных. Протокол MESI.

44. Управление кэшированием в МП Pentium.

45. Управление фиксированными и произвольными зонами кэширования.

46. Виды адресации МП: непосредственная прямая, косвенная, с инкрементированием или декрементированием.

47. Специальные виды адресации сигнальных МП: циклическая и битреверсивная.

48. Что такое сигнальный МП. Назначение, виды решаемых задач.

49. Что такое МАС-операция, Гарвардская архитектура. Их отношение к DSP.

50. Спекулятивность по управлению и по данным. Условия использования и способы реализации.

51. Что такое Предикация. Причины использования и реализация на примере МП Itanium.

52. Основные сведения о МП Itanium. Режимы наборов инструкций и переключения между ними.

53. Состав прикладных регистров Itanium.

54. Модель адресации памяти в МП Itanium. Выравнивание и упорядочивание.

55. Кодирование инструкций в МП Itanium. Что такое связка инструкций и что такое группа инструкций. Стопы.

56. Специальные случаи зависимостей RAW, WAW и WAR. Поведение МП при нарушениях зависимостей.

57. Стек регистров МП Itanium. Управление стеком регистров.

58. Обзор групп инструкций МП Itanium. Семафорные инструкции.

59. Иерархия памяти и подсказки в МП Itanium. Когерентность памяти.

60. Форматы и типы данных блока FPU Itanium.

61. Коды в регистрах FPU Itanium, представление значений в блоке FPU.

62. Форматы памяти при сливании/заливании регистров FPU Itanium.

63. Исключительные ситуации FPU Itanium. Переполнение и антипереполнение, крошечность, неточность.

64. Модель состояния прикладных регистров IA-32 в МП Itanium.

65. Модель адресации памяти IA-32 в МП Itanium. Сегментация, страничность и т.п.

66. Виртуальная адресация и защита памяти в МП Itanium.

67. Атрибуты памяти в МП Itanium (кэшируемости, когеррентности, политики записи кэша, объединяемости, спекулятивности и др.)

68. Механизм RSE. Назначение, принцип работы, способы управления.

69. Разделы стека регистров – чистый, грязный, недействительный и текущее окно. Управление соотношениями этих разделов.

70. Формат инструкций МП Itanium. Взаимоотношение понятий: связка инструкций, шаблон инструкций, группа инструкций.

71. Архитектурная поддержка вызовов процедур в МП Itanium.

72. Программная конвейерная обработка и поддержка циклов.

73. Особенности поддержки циклов в МП Itanium: ротация регистров и предикация.

74. Стадии конвейеризации: ядро, пролог и эпилог.

75. Конвейеризация счётного цикла в МП Itanium.

76. Конвейеризация условного цикла в МП Itanium.

77. Особенности конвейеризации циклов имеющих предикаты.

78. Конвейеризация циклов с несколькими выходами.