Министерство науки и высшего образования Российской Федерации
Федеральное государственное автономное образовательное учреждение высшего образования
ТОМСКИЙ ГОСУДАРСТВЕННЫЙ УНИВЕРСИТЕТ СИСТЕМ УПРАВЛЕНИЯ И РАДИОЭЛЕКТРОНИКИ (ТУСУР)
Кафедра комплексной информационной безопасности электронно-вычислительных систем (КИБЭВС)
КОМБИНАЦИОННЫЕ УСТРОЙСТВА
Отчет по лабораторной работе №2
по дисциплине «Электроника и схемотехника 2»
Вариант №11
Выполнил:
Студент гр. 712-1
18.05.2024
Руководитель
Старший преподаватель кафедры КИБЭВС
________ Семенов А.С.
19.05.2024
Томск 2024
Введение
Цель лабораторной работы: научиться применять мультиплексоры, шифраторы и дешифраторы.
Постановка задачи:
Построить таблицу истинности для следующих функций из ЛР 1: F10 =
F9
=
F8
=
F11
=
Собрать схему согласно полученным формулам. Одну из функций реализовать на дешифраторе, еще одну на мультиплексоре, одну через формулу СДНФ/СКНФ, а оставшуюся по заданной в таблице формуле. Согласно варианту, осуществить выбор результата двоичным числом на буфере с тремя состояниями выхода.
Промоделировать работу схемы в двух режимах. Сверить результаты моделирования с составленной таблицей истинности.
Повторить пункты 2-3, используя для описания устройств HDL SystemVerilog.
Построить совмещенную таблицу истинности для следующих функций из ЛР 1:F11 = F12 =
F13
=
F14
=
Построить таблицу истинности для приоритетного шифратора 4-2. Составить формулы для каждого выхода. Согласно закону де Моргана преобразовать формулы в базис И-НЕ.
Собрать схему приоритетного шифратора согласно полученным формулам в базисе. Промоделировать работу схемы. Если моделирование совпадает с таблицей истинности, создать символ для его использования в другой схеме.
Собрать схему согласно формулам, полученным в пункте 6. Одну из функций реализовать на дешифраторе, еще одну на мультиплексоре, одну через формулу СДНФ/СКНФ, а оставшуюся по заданной в таблице формуле. Согласно варианту, осуществить выбор результата не двоичным кодом на мультиплексоре. Использовать полученный в пункте 7 символ приоритетного шифратора.
Промоделировать работу схемы в двух режимах. Сверить результаты моделирования с составленной таблицей истинности.
Повторить пункты 6-9, используя для описания устройств HDL VHDL (v2).
Реализация функций 13, 12, 11, 10
Для 4 функций, заданных по варианту, была построена совмещенная таблица истинности (таблица 1.1).
Таблица 1.1 – Совмещенная таблица истинности
Входы |
Выходы |
|||||||
A |
B |
C |
D |
F11 |
F10 |
F9 |
F8 |
|
0 |
0 |
0 |
0 |
0 |
0 |
1 |
1 |
|
0 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
|
0 |
0 |
1 |
0 |
0 |
1 |
1 |
1 |
|
0 |
0 |
1 |
1 |
1 |
0 |
0 |
1 |
|
0 |
1 |
0 |
0 |
0 |
0 |
1 |
1 |
|
0 |
1 |
0 |
1 |
1 |
1 |
1 |
1 |
|
0 |
1 |
1 |
0 |
1 |
1 |
1 |
0 |
|
0 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
|
1 |
0 |
0 |
0 |
1 |
0 |
1 |
1 |
|
1 |
0 |
0 |
1 |
1 |
1 |
1 |
1 |
|
1 |
0 |
1 |
0 |
1 |
1 |
1 |
1 |
|
1 |
0 |
1 |
1 |
1 |
0 |
1 |
1 |
|
1 |
1 |
0 |
0 |
1 |
1 |
1 |
1 |
|
1 |
1 |
0 |
1 |
1 |
0 |
1 |
1 |
|
1 |
1 |
1 |
0 |
0 |
1 |
1 |
1 |
|
1 |
1 |
1 |
1 |
1 |
0 |
1 |
1 |
|
Функция F8 будет реализована на дешифраторе. Так как нулей в результатах функции меньше, то реализация осуществляется «по нулям».
Функция F9 будет реализована через формулу СКНФ.
Функция F10 будет реализована по собственной заданной формуле: 𝐴 ∩ 𝐵 ∪ 𝐶 ⊕ D.
Функция F11 будет реализована на мультиплексоре lpm_mux.
Выбор результата будет осуществляться двоичным числом на буфере с тремя состояниями выхода.
Схема, построенная по указанным входным данным, изображена на рисунке 1.1.
Рисунок 1.1 – Функциональная схема
Для моделирования был создан VWF файл, в который были перенесены имеющиеся на схеме входы и выход. Для функций были заданы следующие комбинации входных данных (переменных A, B, C, D):
F8: (0;1;1;1) для 1, (0;1;1;0) для 0;
F9: (0;0;1;0) для 1, (0;0;1;1) для 0;
F10: (0;1;0;1) для 1, (0;1;0;0) для 0;
F11: (0;0;0;1) для 1, (0;0;0;0) для 0.
Результаты моделирования схемы в двух режимах представлены на рисунках 1.2 – 1.3.
Рисунок 1.2 – Моделирование схемы в режиме Timing
Рисунок 1.3 – Моделирование схемы в режиме Functional
Далее схема была описана на языке описания аппаратуры (HDL) SystemVerilog. Результат представлен на рисунке 1.4.
Рисунок 1.4 – Описание схемы на SystemVerilog
По данному коду было построено схемотехническое представление при помощи инструмента RTL Viewer (рисунок 1.5).
Рисунок 1.5 – Схема по коду в RTL Viewer
Работа схемы, описанной в виде кода, также была промоделирована в 2 режимах (рисунки 1.6 – 1.7). Комбинации входных данных аналогичны тем, что использовались при прошлом моделировании.
Рисунок 1.6 – Моделирование схемы в режиме Timing
Рисунок 1.7 – Моделирование схемы в режиме Functional
Можно заметить, что результаты моделирования, проведенного по изначальной схеме и по коду, написанному на языке SystemVerilog, абсолютно идентичны, а также совпадают с построенной таблицей истинности, из чего можно сделать вывод, что построение и моделирование схемы было произведено без ошибок.